本公開涉及集成電路，特別是涉及一種單端靈敏放大器電路、存儲器讀電路和存儲器。

背景技術：

1、靈敏放大器是nor?flash（一種非易失性閃存）中讀操作的關鍵電路，它判斷norflash?cell（閃存單元）的電流，決定數(shù)據(jù)是0還是1。一般而言，靈敏放大器有差分和單端兩種結構。

2、傳統(tǒng)的單端靈敏放大器具有電路結構簡單，控制邏輯簡單，低功耗，更小的面積等優(yōu)點，但是相較于差分靈敏放大器，其抗共模噪聲的能力較弱，因此在較大的電源噪聲（例如，power?noise>0.7v（電源噪聲>0.7伏））環(huán)境中，容易造成誤判，導致nor?flash?的讀操作錯誤或是達不到高速（例如，quad?i/o?data?transfer?up?to?532mbits/s（四輸入輸出數(shù)據(jù)傳輸速率為532兆比特每秒））讀取的要求。

技術實現(xiàn)思路

1、本公開要解決的技術問題是為了克服現(xiàn)有技術中用于nor?flash的單端靈敏放大器在電源噪聲環(huán)境中容易造成誤判，無法準確讀取nor?flash中數(shù)據(jù)的缺陷，提供一種單端靈敏放大器電路、存儲器讀電路和存儲器。

2、本公開是通過下述技術方案來解決上述技術問題：

3、根據(jù)本公開的第一方面，提供了一種單端靈敏放大器電路，所述單端靈敏放大器電路包括帶預充電控制的鉗位電路和基準電流比較電路；

4、所述帶預充電控制的鉗位電路包括降噪單元，所述降噪單元與所述基準電流比較電路連接；

5、所述帶預充電控制的鉗位電路與存儲單元連接，所述帶預充電控制的鉗位電路用于讀取操作信號；

6、其中，所述降噪單元用于在所述單端靈敏放大器產生電源噪聲波動時，減小所述操作信號的波動量；

7、所述基準電流比較電路用于將經過所述降噪單元處理后的所述操作信號與基準信號進行比較，輸出目標數(shù)據(jù)。

8、較佳地，所述降噪單元包括第一晶體管和第二晶體管；

9、所述第一晶體管與所述第二晶體管連接；

10、所述第一晶體管和所述第二晶體管均為雙阱（triple?well）nmos（n-metal-oxide-semiconductor,?n型金屬-氧化物-半導體）晶體管；

11、所述第二晶體管與所述基準電流比較電路連接。

12、較佳地，所述帶預充電控制的鉗位電路還包括預充電開關和電容單元；

13、所述基準電流比較電路包括第一電流鏡、第二電流鏡和緩沖器；

14、所述第一晶體管包括第一體極、第一襯底極、第一源極、第一柵極和第一漏極；

15、所述第二晶體管包括第二體極、第二襯底極、第二源極、第二柵極和第二漏極；

16、所述第一源極、所述第一襯底極、所述第二源極、所述第二襯底極與所述存儲單元連接，所述第一體極、所述第二體極接入電源端；

17、所述第一漏極經所述預充電開關與所述電源端連接，所述第一柵極、所述第二柵極與所述電容單元連接；

18、所述第二源極、所述第二漏極分別與所述基準電流比較電路連接；

19、所述第二源極用于讀取存儲單元電流，存儲單元電流和基準電流形成流經所述第二漏極的鉗位電流；

20、所述第一電流鏡用于以1:1電流比輸出所述鉗位電流；

21、所述第二電流鏡用于以1:2電流比輸出所述基準電流；

22、所述緩沖器用于將比較電流轉換為數(shù)字信號輸出，所述比較電流為經由所述第一電流鏡輸出的所述鉗位電流與經由所述第二電流鏡輸出的所述基準電流的差值。

23、較佳地，所述第一電流鏡包括第一pmos（p-channel-oxide-semiconductor,?p溝道金屬-氧化物-半導體）管和第二pmos管，所述第二電流鏡包括第一nmos管和第二nmos管；

24、所述第一pmos管包括第四源極、第四柵極和第四漏極；

25、所述第二pmos管包括第五源極、第五柵極和第五漏極；

26、所述第一nmos管包括第六源極、第六柵極和第六漏極；

27、所述第二nmos管包括第七源極、第七柵極和第七漏極；

28、所述第四源極和所述第五源極與所述電源端連接，所述第四柵極、所述第四漏極、所述第五柵極與所述第二漏極連接；

29、所述第六漏極與所述第二源極連接，所述第六柵極、所述第七柵極接入基準電壓，所述第六源極和所述第七源極接地；

30、所述第五漏極、所述第七漏極與所述緩沖器連接；

31、和/或，

32、所述電容單元包括第三柵極、第三源極和第三漏極，所述電容單元的電容值滿足預設條件，所述電容單元用于穩(wěn)壓和降噪；

33、所述第三柵極與所述第一柵極、所述第二柵極連接，所述第三漏極與第三源極連接后接入使能信號；

34、和/或，

35、所述電容單元的電容值小于所述第二晶體管的mos（金氧半場效晶體管）電容值。

36、較佳地，所述降噪單元包括第一晶體管和第二晶體管；

37、所述第一晶體管和所述第二晶體管連接；

38、所述第一晶體管和所述第二晶體管均為nmos晶體管，且所述第一晶體管和所述第二晶體管的寬長比小于預設閾值；

39、所述第二晶體管與所述基準電流比較電路連接。

40、較佳地，所述帶預充電控制的鉗位電路還包括預充電開關和電容單元；

41、所述基準電流比較電路包括第一電流鏡、第二電流鏡和緩沖器；

42、所述第一晶體管包括第八柵極、第八源極和第八漏極；

43、所述第二晶體管包括第九柵極、第九源極和第九漏極；

44、所述第八源極、所述第九源極與所述存儲單元連接；

45、所述第八漏極經所述預充電開關與電源端連接，所述第八柵極、所述第九柵極與所述電容單元連接；

46、所述第九源極、所述第九漏極分別與所述基準電流比較電路連接；

47、所述第九源極用于讀取存儲單元電流，所述存儲單元電流和基準電流形成流經所述第九漏極的鉗位電流；

48、所述第一電流鏡用于以1:1電流比輸出所述鉗位電流；

49、所述第二電流鏡用于以1:2電流比輸出所述基準電流；

50、所述緩沖器用于將比較電流轉換為數(shù)字信號輸出，所述比較電流為經由所述第一電流鏡輸出的所述鉗位電流與經由所述第二電流鏡輸出的所述基準電流的差值。

51、較佳地，所述第一電流鏡包括第一pmos管和第二pmos管，所述第二電流鏡包括第一nmos管和第二nmos管；

52、所述第一pmos管包括第四源極、第四柵極和第四漏極；

53、所述第二pmos管包括第五源極、第五柵極和第五漏極；

54、所述第一nmos管包括第六源極、第六柵極和第六漏極；

55、所述第二nmos管包括第七源極、第七柵極和第七漏極；

56、所述第四源極和所述第五源極與所述電源端連接，所述第四柵極、所述第四漏極、所述第五柵極與所述第九漏極連接；

57、所述第六漏極與所述第九源極連接，所述第六柵極、所述第七柵極與基準單元連接，所述第六源極和所述第七源極接地；

58、所述第五漏極、所述第七漏極與所述緩沖器連接；

59、和/或，

60、所述電容單元包括第三柵極、第三源極和第三漏極，所述電容單元的電容值滿足預設條件，所述電容單元用于穩(wěn)壓和降噪；

61、所述第三柵極與所述第八柵極、所述第九柵極連接，所述第三漏極與第三源極連接后接入使能信號；

62、和/或，

63、所述電容單元的電容值小于所述第二晶體管的mos電容值。

64、較佳地，所述降噪單元包括第一晶體管、第二晶體管和降噪電容；

65、所述降噪電容包括電容柵極、電容源極和電容漏極，所述降噪電容的電容量滿足預設條件，所述降噪電容用于穩(wěn)壓和降噪；

66、所述電容柵極與所述第一晶體管連接，所述電容漏極與所述電容源極連接后接入使能信號；

67、所述第一晶體管和所述第二晶體管連接；

68、所述第二晶體管與所述基準電流比較電路連接。

69、根據(jù)本公開的第二方面，提供了一種存儲器讀電路，所述存儲器讀電路包括本公開第一方面所述的單端靈敏放大器電路。

70、根據(jù)本公開的第三方面，提供了一種存儲器，所述存儲器包括本公開第二方面所述的存儲器讀電路。

71、在符合本領域常識的基礎上，上述各優(yōu)選條件，可任意組合，即得本公開各較佳實例。

72、本公開的積極進步效果在于：針對nor?flash中傳統(tǒng)單端靈敏放大器在電源噪聲環(huán)境下被干擾的根本原因，在單端靈敏放大器電路中設置降噪單元，通過控制其柵端的電容大小、消除襯底偏置效應以及減小正向電流和反向恢復時間，顯著減小了電源噪聲環(huán)境里操作信號的波動量，使得靈敏放大器的抗噪聲能力提高，確保了nor?flash讀出數(shù)據(jù)的準確性，滿足nor?flash高速讀操作的需求。