本技術主要涉及到存儲管理的，更確切的說，涉及到了在存儲硬盤的熱插拔期間保護存儲硬盤的一種半導體裝置。

背景技術：

1、網(wǎng)絡存儲器或存儲服務器或云服務站等皆大量使用多盤位，以便在存儲擴容或存儲縮容的需求中能夠便捷的在盤位處熱插拔硬盤。在由數(shù)十個甚至近百個盤位所組網(wǎng)的服務器中硬盤突然的熱插拔，會較大概率的增加硬盤故障率、導致硬盤損壞。熱插拔時如果未正確保護硬盤數(shù)據(jù)端口，還會導致數(shù)據(jù)在熱插拔過程中遭到破壞或刪除。

2、針對硬盤的被熱插拔的端口這一類對象，熱插拔處理事件的瞬間，端口處陡然的電壓浪涌或者陡然的電壓跌落，很容易傷害端口。熱插拔導致端口處電壓的瞬變不僅僅會損毀端口以及與端口相連的電子元器件、嚴重的還會損壞存儲顆粒等部件。在熱插拔期間丟失的數(shù)據(jù)往往是近乎不太可能恢復的。這是亟待解決的嚴峻問題之一。

技術實現(xiàn)思路

1、本技術涉及一種半導體裝置，其特征在于，包括：

2、第一導電類型的襯底，在襯底背面植入的第一導電類型的第一阱區(qū)、在襯底正面植入的第二導電類型的第二阱區(qū)；

3、開設在襯底正面的多個溝槽，溝槽內壁附著有絕緣層及溝槽內部填充有導電材料；

4、設置在襯底背面的一個極板，每個溝槽在垂直于襯底的方向上皆與極板交疊；

5、位于所述第一阱區(qū)的并設在襯底背面的第一導電類型的第一摻雜區(qū)和第二導電類型的第二摻雜區(qū)、位于所述第二阱區(qū)的并設在襯底正面的第二導電類型的第三摻雜區(qū)；

6、設置在襯底背面的接觸所述極板的一個第二導電類型的鉗位區(qū)、以及從鉗位區(qū)延伸到第一阱區(qū)的一個第一導電類型的聯(lián)結區(qū)；

7、施加于所述導電材料及第三摻雜區(qū)的瞬態(tài)電壓在引導所述鉗位區(qū)與聯(lián)結區(qū)之間的結點被反向擊穿的條件下，由被觸發(fā)導通的并介于所述第二摻雜區(qū)、襯底、第三摻雜區(qū)之間的一個雙極晶體管來釋放所述瞬態(tài)電壓。

8、上述的半導體裝置，所述襯底正面設置有頂部金屬層，其接觸所述第三摻雜區(qū)和所述導電材料，并且所述瞬態(tài)電壓連接到所述頂部金屬層處；

9、所述襯底背面設置有底部金屬層，其接觸所述第一摻雜區(qū)和所述第二摻雜區(qū)，并且所述底部金屬層連接到一個參考地處。

10、上述的半導體裝置，在所述襯底正面覆蓋有頂部介質層，其露出所述頂部金屬層的局部區(qū)域，以作為承接瞬態(tài)電壓的一個端口；在襯底背面覆蓋有底部介質層，其露出所述底部金屬層的局部區(qū)域，以作為承接所述參考地的一個端口。

11、上述的半導體裝置，在襯底背面覆蓋有底部介質層，其露出極板的局部區(qū)域，以作為承接所述瞬態(tài)電壓的一個端口，所述瞬態(tài)電壓通過電阻連接到所述極板處。

12、上述的半導體裝置，所述半導體裝置與硬盤的插拔端子電性連接，其中，所述瞬態(tài)電壓為硬盤的插拔端子在熱插拔事件階段所承受的突變電壓。

13、上述的半導體裝置，還包括設在襯底背面的一個或多個第二導電類型的掩埋區(qū)，掩埋區(qū)接觸所述極板并且所述掩埋區(qū)位于多個所述溝槽與所述極板之間的襯底區(qū)域。

14、上述的半導體裝置，還包括位于第二阱區(qū)的并設在襯底正面的第一導電類型的第四摻雜區(qū)；當介于第二摻雜區(qū)、襯底、第三摻雜區(qū)之間的雙極晶體管觸發(fā)導通時，其導通條件下的電流觸發(fā)介于第四摻雜區(qū)、第二阱區(qū)、襯底間的另一雙極晶體管導通。

15、上述的半導體裝置，所述第一阱區(qū)和所述第二阱區(qū)分別位于襯底的用于布置多個所述溝槽的一個指定區(qū)域的不同側、且互不交疊，從而使任意一個雙極晶體管導通時的電流至少具有橫向流經(jīng)襯底的位于多個所述溝槽之間的間隙區(qū)的橫向路徑。

16、上述的半導體裝置，還包括設在襯底正面的第二導電類型的本體區(qū)，所述溝槽向下貫穿本體區(qū)；以及

17、還包括位于相鄰所述溝槽之間的并設在襯底正面的金屬栓塞，任意相鄰兩個所述溝槽之間的一個金屬栓塞在本體區(qū)內向下延伸、但沒有延伸到本體區(qū)下側的襯底處；

18、所述瞬態(tài)電壓同時還施加在所述的金屬栓塞上。

19、本技術還涉及一種在硬盤熱插拔期間保護硬盤的方法，其特征在于，利用一個半導體裝置來釋放硬盤的插拔端子在熱插拔事件之時的瞬態(tài)電壓：

20、所述的半導體裝置包括：

21、第一導電類型的襯底，在襯底背面植入的第一導電類型的第一阱區(qū)、在襯底正面植入的第二導電類型的第二阱區(qū)；

22、開設在襯底正面的多個溝槽，溝槽內壁附著有絕緣層及溝槽內部填充有導電材料；

23、設置在襯底背面的一個極板，每個溝槽在垂直于襯底的方向上皆與極板交疊；

24、位于所述第一阱區(qū)的并設在襯底背面的第一導電類型的第一摻雜區(qū)和第二導電類型的第二摻雜區(qū)、位于所述第二阱區(qū)的并設在襯底正面的第二導電類型的第三摻雜區(qū)；

25、設置在襯底背面的接觸所述極板的一個第二導電類型的鉗位區(qū)、以及從鉗位區(qū)延伸到第一阱區(qū)的一個第一導電類型的聯(lián)結區(qū)；

26、施加于所述導電材料及第三摻雜區(qū)的瞬態(tài)電壓在引導所述鉗位區(qū)與聯(lián)結區(qū)之間的結點被反向擊穿的條件下，由被觸發(fā)導通的并介于所述第二摻雜區(qū)、襯底、第三摻雜區(qū)之間的一個雙極晶體管來釋放所述瞬態(tài)電壓；

27、所述的方法包括：

28、對所述硬盤執(zhí)行熱插拔，在所述半導體裝置與所述硬盤進行對接時，將所述硬盤的插拔端子在熱插拔事件中所產(chǎn)生的浪涌電壓視為所述瞬態(tài)電壓；

29、利用所述極板與多個所述溝槽內的導電材料之間存在的電容而將所述瞬態(tài)電壓耦合到所述鉗位區(qū)與聯(lián)結區(qū)之間的結點處，以觸發(fā)該雙極晶體管予以導通。

30、上述的方法，所述的襯底正面設置有頂部金屬層，其接觸所述第三摻雜區(qū)和所述導電材料，并且所述瞬態(tài)電壓連接到所述頂部金屬層處；

31、所述襯底背面設置有底部金屬層，其接觸所述第一摻雜區(qū)和所述第二摻雜區(qū)，并且所述底部金屬層連接到一個參考地處。

32、上述的方法，在所述的襯底正面覆蓋有頂部介質層，其露出所述的頂部金屬層的局部區(qū)域，以作為承接瞬態(tài)電壓的一個端口；在襯底背面覆蓋有底部介質層，其露出所述底部金屬層的局部區(qū)域，以作為承接所述參考地的一個端口。

33、上述的方法，在襯底背面覆蓋有底部介質層，其露出所述極板的局部區(qū)域，以作為承接所述瞬態(tài)電壓的一個端口，所述瞬態(tài)電壓通過電阻連接到所述極板處。

34、上述的方法，所述半導體裝置與硬盤的插拔端子電性連接，其中，所述瞬態(tài)電壓為硬盤的插拔端子在熱插拔事件階段所承受的突變電壓。

35、上述的方法，還包括設在襯底背面的一個或多個第二導電類型的掩埋區(qū)，所述掩埋區(qū)接觸所述極板并且所述掩埋區(qū)位于多個所述溝槽與所述極板之間的襯底區(qū)域。

36、上述的方法，還包括位于所述的第二阱區(qū)的并設在襯底正面的第一導電類型的第四摻雜區(qū)；介于第二摻雜區(qū)、襯底、第三摻雜區(qū)之間的雙極晶體管觸發(fā)導通時，其導通條件下的電流觸發(fā)介于第四摻雜區(qū)、第二阱區(qū)、襯底間的另一雙極晶體管進一步導通。

37、上述的方法，所述的第一阱區(qū)和所述第二阱區(qū)分別位于襯底的用于布置多個所述溝槽的一個指定區(qū)域的不同側、且互不交疊，從而使任意一個雙極晶體管導通時的電流至少具有橫向流經(jīng)襯底的位于多個所述溝槽之間的間隙區(qū)的橫向路徑。

38、上述的方法，還包括設在所述襯底正面的第二導電類型的本體區(qū)，所述溝槽向下貫穿該本體區(qū)；以及

39、還包括位于相鄰所述溝槽之間的并設在襯底正面的金屬栓塞，任意相鄰兩個所述溝槽之間的一個金屬栓塞在本體區(qū)內向下延伸、但沒有延伸到本體區(qū)下側的襯底處；

40、所述瞬態(tài)電壓同時還施加在所述的金屬栓塞上。

41、本技術的優(yōu)勢之一：對經(jīng)常熱插拔的硬盤而言，即便其硬件接口存在較大概率的偶發(fā)誕生而來的徒增電壓或徒降電壓，由于本技術之半導體裝置面臨此類電壓時可通過觸發(fā)導通的雙極晶體管來產(chǎn)生泄放路徑，所以熱插拔的偶發(fā)閃變電壓對硬件接口的擾動會在較短的時間內消除負面影響?？煞乐褂脖P或主機的相關熱插拔接口損毀。也較大程度的降低在熱插拔期間硬盤發(fā)生數(shù)據(jù)丟失的概率，例如避免浪涌損壞存儲顆粒。

42、本技術的優(yōu)勢之二：半導體裝置對熱插拔的變化電壓極度敏感，首先是以優(yōu)先級高的方式保障對于高頻的閃變電壓的高速釋放和泄壓，而同時也還兼顧到以優(yōu)先級低的方式保障對于低頻的緩變電壓的次高速釋放和泄壓。也就是說，熱插拔相關的瞬態(tài)電壓這類變化電壓內部的高頻分量和低頻分量各自均有合理而又有效的釋放途徑。

43、本技術的優(yōu)勢之三：半導體裝置對熱插拔造成的不可抗擊電壓，具有基于有限雪崩而激活泄放路徑的自我保護機制。換而言之，當半導體裝置被施加了足以損毀自身及損毀硬盤的不可抗擊電壓之時，會觸發(fā)其保護機制來避免損毀的發(fā)生或擴大化。