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同步型半導(dǎo)體裝置的制作方法

文檔序號:86154閱讀:222來源:國知局
專利名稱:同步型半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域
本發(fā)明涉及導(dǎo)體裝置,特別是涉及降低輸入電路的消耗功率的同步型半導(dǎo)體裝置。
背景技術(shù)
作為低消耗功率的技術(shù),在利用芯片選擇信號/CS(信號名CS前面的記號/表示以LOW電平激活)的電位電平狀態(tài),CSB(CS的反相信號)的電位電平為HIGH電平的場合,進(jìn)行·使指令/地址/數(shù)據(jù)輸入系中輸入的2相化內(nèi)部時鐘停止,或者,·使同步型輸入緩沖器停止,或者,·在非同步型輸入緩沖器的場合,使使用觸發(fā)器電路等的鎖存電路部停止(鎖存電路的輸出信號不改變)等控制。
特別是,在同步DRAM中,如上所述,只在芯片選擇信號/CS為LOW電平時,需要芯片指令、地址,在芯片選擇信號/CS為HIGH電平時,不需要指令、地址。而且,1次有效的指令(芯片選擇信號/CS為LOW電平的周期)進(jìn)來的話,在到該指令結(jié)束為止的期間(通常為數(shù)時鐘間),不接受后面的指令。這樣,因?yàn)橛行е噶钸M(jìn)來是在很多很多周期中才有1次的頻度,所以每個周期都讓不需要的指令、地址信號的輸入電路(大致20輸入的程度)動作的話,可以說越是高速,越是耗費(fèi)無用的消耗功率。為了抑制這樣的不必要的消耗功率,只在芯片選擇信號/CS為LOW電平時使指令、地址信號的輸入電路動作,這是公知的手法。在這種半導(dǎo)體裝置中,特別是作為表示與高速化對應(yīng)而按分頻時鐘動作的手法的例子,可以參照專利文獻(xiàn)1等的記載。
圖1是表示專利文獻(xiàn)1中記載的構(gòu)成的圖,表示同步DRAM的輸入部(參照專利文獻(xiàn)1的圖8)。圖2表示用于說明圖1的電路的動作的信號的定時波形。為確保內(nèi)部定時余量的目的,使用把外部時鐘信號(CLK)進(jìn)行分頻而2相化了的內(nèi)部時鐘信號(相位相差180度的反相的內(nèi)部CLK-0和內(nèi)部CLK-180)來控制芯片選擇信號。圖1中,由外部端子30、32、34把時鐘信號CLK、斷電信號PD、芯片選擇信號/CS各信號向時鐘產(chǎn)生電路36、斷電電路38、芯片選擇電路40分別供給,由外部端子42把指令、地址、數(shù)據(jù)等N比特的信號向輸入電路44供給。時鐘產(chǎn)生電路36具備非同步型輸入緩沖器50、接受從輸入緩沖器50輸出的時鐘信號而將其分頻的分頻器52和接受從分頻器52輸出的互不相同的分頻時鐘的定時調(diào)整部53而構(gòu)成。輸入緩沖器50在從斷電電路38供給的斷電控制信號為LOW電平時成為非激活狀態(tài),為HIGH電平時成為激活狀態(tài)。定時調(diào)整部53例如由DLL(DelayLockedLoop)電路等構(gòu)成。向各電路供給由時鐘產(chǎn)生電路36在輸入緩沖器50動作時基于外部時鐘信號CLK而生成的2相化了的內(nèi)部時鐘信號CLK-0、CLK-180。
斷電電路38具備同步型輸入緩沖器54、55、非同步型輸入緩沖器56、斷電控制部59和反相器60而構(gòu)成。向外部端子32供給的斷電信號PD以LOW電平指示斷電時,由反相器60把斷電控制部59的HIGH電平輸出反相,受此供給的消耗功率小的非同步型輸入緩沖器56被置于激活狀態(tài),消耗功率大的同步型輸入緩沖器54、55根據(jù)斷電控制部59的HIGH電平輸出(斷電控制信號)而被置于非激活狀態(tài)。在這里,斷電信號PD成為HIGH電平而指示通電的話,根據(jù)輸入緩沖器56的輸出,斷電控制部59的輸出就成為LOW電平,消耗功率小的非同步型輸入緩沖器56成為非激活狀態(tài),消耗功率大的同步型輸入緩沖器54、55成為激活狀態(tài)。此斷電控制部59的輸出作為斷電控制信號而被供給各電路。
芯片選擇電路40具有非同步型輸入緩沖器62和輸入電路控制部64、65而構(gòu)成。被供給芯片選擇信號/CS的輸入緩沖器62被預(yù)先供給來自斷電電路38的斷電控制信號,輸入電路控制部64、65在通電時按照來自輸入緩沖器62的芯片選擇信號/CS在內(nèi)部時鐘信號CLK-0、CLK-180的下降沿上升沿之間切換而生成以高電平指示使能的輸入使能信號,向輸入電路44供給。
輸入電路44由N對同步型輸入緩沖器45、46構(gòu)成。這些輸入緩沖器45、46被供給來自斷電電路38的斷電控制信號和來自芯片選擇電路40的輸入使能信號。在通常動作下斷電控制信號為LOW電平,因而按每時鐘周期由輸入電路控制部64、65來檢查芯片選擇信號/CS的狀態(tài),只在芯片選擇信號/CS為LOW電平時,輸入使能信號-0、輸入使能信號-180中的某一個成為使能指示(激活狀態(tài)),使由外部端子42供給的信號與內(nèi)部時鐘信號CLK-0、CLK-180同步,對其進(jìn)行取樣,將其輸出,向后續(xù)的內(nèi)部電路(未圖示)供給各自的輸出信號A-0、A-180。
專利文獻(xiàn)1特許第3549751號公報(圖8)
發(fā)明內(nèi)容
發(fā)明打算解決的課題然而,圖1所示的構(gòu)成在高頻動作中有使動作余量降低的可能性。輸入電路控制部64、65至少以邏輯級數(shù)2級以上構(gòu)成,比較從定時調(diào)整部53的輸出到輸入緩沖器45、46的邏輯級數(shù)和從輸入電路控制部64、65的輸出到輸入緩沖器45、46的邏輯級數(shù)可以看出,后者(從輸入電路控制部64、65的輸出到輸入緩沖器45、46的邏輯級數(shù))一方多,這是其原因。
在時鐘頻率高的產(chǎn)品(例如時鐘周期時間tCK≤1.5ns)中適用了圖1所示的構(gòu)成的輸入部的場合,假定設(shè)定為建立時間(tIS)規(guī)格200ps以下的話,有時tIS就小了,由從輸入電路控制部64、65的輸出到輸入緩沖器45、46的路徑來決定對輸入緩沖器45、46的狀態(tài)進(jìn)行激活的鎖存定時。
即,輸入緩沖器45、46是分別按內(nèi)部CLK-0、內(nèi)部CLK-180對信號(圖1地址信號A)進(jìn)行取樣,而作為對內(nèi)部時鐘CLK-0、內(nèi)部CLK-180的使能進(jìn)行控制的信號(也稱為「時鐘使能信號」)的輸入使能信號-0、輸入使能信號-180分別由內(nèi)部CLK-0、內(nèi)部CLK-180來決定。因而輸入緩沖器45、46輸出信號的時刻(定時)要由比內(nèi)部CLK-0、內(nèi)部CLK-180慢的輸入使能信號-0、輸入使能信號-180來決定。結(jié)果,輸入緩沖器45、46的輸出就會落后,脈沖寬度也比正規(guī)場合短,動作余量就會減小。
這樣,在參照圖1及圖2說明了的現(xiàn)有半導(dǎo)體裝置(同步DRAM)中,在時鐘周期tCK≤1.5ns等高頻動作中,防止前周期的信息的誤取入的余量或內(nèi)部時鐘信號的脈沖寬度變窄余量的確保就變得困難了。
從而,本發(fā)明的主要的目的在于提供一種在高頻動作中,確保防止前周期的信息誤取入的余量或內(nèi)部時鐘信號的脈沖寬度變窄的余量,實(shí)現(xiàn)穩(wěn)定動作的同步型半導(dǎo)體裝置。
用于解決課題的方案本申請所披露的發(fā)明,為了解決上述課題,大致構(gòu)成如下。
本發(fā)明的1個方面(側(cè)面)所涉及的同步型半導(dǎo)體裝置,具備根據(jù)輸入時鐘信號而產(chǎn)生給定的相位差的第1及第2內(nèi)部時鐘信號的時鐘生成電路;使輸入了的芯片選擇信號與上述輸入時鐘信號同步而將其取入的第1電路;共同接受上述第1電路的輸出信號,使其分別與上述第1及第2內(nèi)部時鐘信號同步而將其取入的第2及第3電路;以及把上述第1電路的輸出信號和上述第2電路的輸出信號的邏輯運(yùn)算結(jié)果及上述第1電路的輸出信號和上述第3電路的輸出信號的邏輯運(yùn)算結(jié)果分別作為第1及第2輸入使能信號來分別接受,基于上述第1及第2輸入使能信號的使能指示,使共同的輸入信號與上述第1及第2內(nèi)部時鐘信號同步而分別將其取入的第1及第2輸入緩沖器。
本發(fā)明的另一方面(側(cè)面)所涉及的同步型半導(dǎo)體裝置,具備根據(jù)用分頻器對輸入時鐘信號進(jìn)行分頻而成的相位不相同的第1及第2分頻時鐘信號而產(chǎn)生給定的相位差的第1及第2內(nèi)部時鐘信號的時鐘生成電路;在上述第2分頻時鐘信號為激活狀態(tài)時,使輸入了的芯片選擇信號與上述輸入時鐘信號同步而將其取入的第1電路;在上述第1分頻時鐘信號為激活狀態(tài)時,使上述輸入了的芯片選擇信號與上述輸入時鐘信號同步而將其取入的第2電路;使上述第1電路的輸出信號與上述第1內(nèi)部時鐘信號同步而將其取入的第3電路;使上述第2電路的輸出信號與上述第2內(nèi)部時鐘信號同步而將其取入的第4電路;以及把上述第1電路的輸出信號和上述第3電路的輸出信號的邏輯運(yùn)算結(jié)果及上述第2電路的輸出信號和上述第4電路的輸出信號的邏輯運(yùn)算結(jié)果作為第1及第2輸入使能信號來分別接受,基于上述第1及第2輸入使能信號的使能指示,使共同的輸入信號與上述第1及第2內(nèi)部時鐘信號同步而將其取入的第1及第2輸入緩沖器。
本發(fā)明所涉及的同步型半導(dǎo)體裝置,具備輸入時鐘信號的第1輸入緩沖器;接受從上述第1輸入緩沖器輸出的時鐘信號,對其進(jìn)行分頻而輸出分頻時鐘信號的分頻器;接受從上述分頻器輸出的分頻時鐘信號而生成具有給定的相位差的第1及第2內(nèi)部時鐘信號的定時調(diào)整部;輸入芯片選擇信號的第2輸入緩沖器;接受上述第2輸入緩沖器的輸出信號和上述第1輸入緩沖器的輸出信號,使上述第2輸入緩沖器的輸出信號與上述第1輸入緩沖器的輸出信號同步而將其取入、輸出的第1輸入電路控制部;接受上述第1輸入電路控制部的輸出信號和來自上述定時調(diào)整部的上述第1內(nèi)部時鐘信號,使上述第1輸入電路控制部的輸出信號與上述第1內(nèi)部時鐘信號同步而將其取入、輸出的第2輸入電路控制部;接受上述第1輸入電路控制部的輸出信號和來自上述定時調(diào)整部的上述第2內(nèi)部時鐘信號,使上述第1輸入電路控制部的輸出信號與上述第2內(nèi)部時鐘信號同步而將其取入、輸出的第3輸入電路控制部;接受上述第1輸入電路控制部的輸出信號和上述第2輸入電路控制部的輸出信號,輸出2個上述輸出信號的邏輯運(yùn)算結(jié)果的第1邏輯電路;以及接受上述第1輸入電路控制部的輸出信號和上述第3輸入電路控制部的輸出信號,輸出2個上述輸出信號的邏輯運(yùn)算結(jié)果的第2邏輯電路。
在本發(fā)明中,可以構(gòu)成為具備把上述第1邏輯電路的輸出信號作為第1輸入控制信號來輸入,在上述第1輸入控制信號為激活狀態(tài)的場合,使向輸入端子供給的地址信號與上述第1內(nèi)部時鐘信號同步而將其鎖存輸出的第3輸入緩沖器;以及把上述第2邏輯電路的輸出作為第2輸入控制信號來輸入,在上述第2輸入控制信號為激活狀態(tài)的場合,使上述地址信號與上述第2內(nèi)部時鐘信號同步而將其鎖存輸出的第4輸入緩沖器。
在本發(fā)明中,可以構(gòu)成為,上述第1輸入電路控制部包含基于上述第1輸入緩沖器的輸出信號來鎖存、輸出上述第2輸入緩沖器的輸出信號的鎖存電路;上述第2輸入電路控制部包含基于上述第1內(nèi)部時鐘信號來鎖存、輸出上述第1輸入電路控制部的輸出信號的鎖存電路;上述第3輸入電路控制部包含基于上述第2內(nèi)部時鐘信號來鎖存、輸出上述第1輸入電路控制部的輸出信號的鎖存電路。
本發(fā)明所涉及的同步型半導(dǎo)體裝置,具備輸入時鐘信號的第1輸入緩沖器;接受從上述第1輸入緩沖器輸出的時鐘信號,將其分頻而輸出相位互不相同的第1及第2分頻時鐘信號的分頻器;接受來自上述分頻器的上述第1及第2分頻時鐘信號,生成與上述第1及與第2分頻時鐘信號對應(yīng)而具有給定的相位差的第1及第2內(nèi)部時鐘信號的定時調(diào)整部;輸入芯片選擇信號的第2輸入緩沖器;接受上述第2輸入緩沖器的輸出信號和上述第1輸入緩沖器的輸出信號,把上述第2分頻時鐘信號作為輸入控制信號來接受,在上述第2分頻時鐘信號為激活狀態(tài)時,使上述第2輸入緩沖器的輸出信號與上述第1輸入緩沖器的輸出信號同步而將其取入、輸出的第1輸入電路控制部;接受上述第2輸入緩沖器的輸出信號和上述第1輸入緩沖器的輸出信號,把上述第1分頻時鐘信號作為輸入控制信號來接受,在上述第1分頻時鐘信號為激活狀態(tài)時,使上述第2輸入緩沖器的輸出信號與上述第1輸入緩沖器的輸出信號同步而將其取入、輸出的第2輸入電路控制部;接受上述第1輸入電路控制部的輸出信號和來自上述定時調(diào)整部的上述第1內(nèi)部時鐘信號,使上述第1輸入電路控制部的輸出信號與上述第1內(nèi)部時鐘信號同步而將其取入、輸出的第3輸入電路控制部;接受上述第2輸入電路控制部的輸出信號和來自上述定時調(diào)整部的上述第2內(nèi)部時鐘信號,使上述第2輸入電路控制部的輸出信號與上述第2內(nèi)部時鐘信號同步而將其取入、輸出的第4輸入電路控制部;接受上述第1輸入電路控制部的輸出信號和上述第3輸入電路控制部的輸出信號,輸出2個上述輸出信號的邏輯運(yùn)算結(jié)果的第1邏輯電路;以及接受上述第2輸入電路控制部的輸出信號和上述第4輸入電路控制部的輸出信號,輸出2個上述輸出信號的邏輯運(yùn)算結(jié)果的第2邏輯電路。
在本發(fā)明中,可以構(gòu)成為具備把上述第1邏輯電路的輸出信號作為第1輸入控制信號來輸入,在上述第1輸入控制信號為激活狀態(tài)的場合,使向輸入端子供給的地址信號與上述第1內(nèi)部時鐘信號同步而將其鎖存輸出的第3輸入緩沖器;以及把上述第2邏輯電路的輸出作為第2輸入控制信號來輸入,在上述第2輸入控制信號為激活狀態(tài)的場合,使上述地址信號與上述第2內(nèi)部時鐘信號同步而將其鎖存輸出的第4輸入緩沖器。
在本發(fā)明中,可以構(gòu)成為,上述第1輸入電路控制部包含在上述第2分頻時鐘信號為激活狀態(tài)時,基于上述第1輸入緩沖器的輸出信號來鎖存、輸出上述第2輸入緩沖器的輸出信號的鎖存電路;上述第2輸入電路控制部包含在上述第1分頻時鐘信號為激活狀態(tài)時,基于上述第1輸入緩沖器的輸出信號來鎖存、輸出上述第2輸入緩沖器的輸出信號的鎖存電路。
在本發(fā)明中可以構(gòu)成為,上述第3輸入電路控制部基于上述第1內(nèi)部時鐘信號來鎖存、輸出上述第1輸入電路控制部的輸出信號,上述第3輸入電路控制部基于上述第2內(nèi)部時鐘信號來鎖存、輸出上述第2輸入電路控制部的輸出信號。
在本發(fā)明中,上述第1及第2邏輯電路由OR電路構(gòu)成。
發(fā)明效果根據(jù)本發(fā)明,在高頻動作中也能確保防止前周期的信息誤取入的余量或內(nèi)部時鐘信號的脈沖寬度變窄的余量,實(shí)現(xiàn)穩(wěn)定動作。
圖1是表示現(xiàn)有同步型半導(dǎo)體存儲裝置的構(gòu)成的圖。
圖2是用于說明圖1的動作的時序圖。
圖3是表示本發(fā)明的一實(shí)施例的構(gòu)成的圖。
圖4是用于說明本發(fā)明的一實(shí)施例的動作的時序圖。
圖5是表示本發(fā)明的另一實(shí)施例的構(gòu)成的圖。
標(biāo)號說明30、32、34外部端子36時鐘產(chǎn)生電路38斷電電路40芯片選擇電路42外部端子44輸入電路45、46輸入緩沖器(同步型)50輸入緩沖器(非同步型)52分頻器
53定時調(diào)整部54、55輸入緩沖器(同步型)56輸入緩沖器(非同步型)59斷電控制部60反相器62輸入緩沖器(非同步型)64、65輸入電路控制部100、101輸入緩沖器102分頻器103定時調(diào)整部104、105、106、109、110輸入電路控制部107、108 OR電路111、112輸入緩沖器(同步型)具體實(shí)施方式
上述本發(fā)明的特征在于,在按分頻后的內(nèi)部時鐘對輸入進(jìn)行鎖存時,使其使能信號在分頻時鐘之前處于使能,充分大地取其使能寬度。特別是,把芯片選擇信號/CS按分頻前的時鐘信號和分頻后的時鐘信號分別進(jìn)行鎖存,取兩鎖存信號的使能狀態(tài)的或,從而以分頻前的時鐘來確保使能信號的前沿,以分頻時鐘來確保后沿。為了更詳細(xì)地述說,參照附圖進(jìn)行說明。本發(fā)明的同步型半導(dǎo)體裝置,具備輸入從外部端子外部供給了的時鐘信號CK的輸入緩沖器(100);接受從輸入緩沖器(100)輸出的時鐘信號(PCLK),將其分頻而輸出的分頻器(102);輸入來自分頻器(102)的分頻時鐘信號,生成2相化了的內(nèi)部時鐘信號(相差180度相位的內(nèi)部時鐘信號CLK-0、CLK-180)的定時調(diào)整部(103);輸入芯片選擇信號/CS的輸入緩沖器(101);使從輸入緩沖器(101)輸出了的芯片選擇信號與來自輸入緩沖器(100)的輸入時鐘信號(PCLK)同步而將其取入的輸入電路控制部(104);使從電路控制部(104)輸出的信號與內(nèi)部時鐘信號(CLK0)同步而將其取入的輸入電路控制部(105);使從輸入電路控制部(104)輸出的信號與內(nèi)部時鐘信號(CLK-180)同步而將其取入的輸入電路控制部(106);輸入輸入電路控制部(104)的輸出信號和輸入電路控制部(105)的輸出信號,取這些信號的或(OR)的OR電路(107);以及輸入輸入電路控制部(104)的輸出信號和輸入電路控制部(106)的輸出信號,取這些信號的OR的OR電路(108),具備把從OR電路(107,108)分別輸出的信號(CLKEN1,CLKEN2)分別作為第1、第2輸入使能信號來接受,把內(nèi)部時鐘信號(CLK-0,CLK-180)分別作為輸入來接受,輸入向輸入端子供給了的信號(地址A),將其向內(nèi)部電路輸出的同步型輸入緩沖器(111,112)。在本發(fā)明中,按照向芯片選擇信號端子/CS輸入了的狀態(tài),基于輸入使能信號(CLKEN1,CLKEN2),使地址等的同步型輸入緩沖器(111,112)激活·非激活。
本發(fā)明,在另外的實(shí)施的形態(tài)中,時鐘生成電路具備輸入緩沖器(100)、分頻器(102)、定時調(diào)整電路(103),根據(jù)由分頻器(102)對從輸入緩沖器(100)輸入了的輸入時鐘信號(PCLK)進(jìn)行分頻而成的相位不相同的分頻時鐘信號(DIVCLK1,DIVCLK2),產(chǎn)生給定的相位差的第1、第2內(nèi)部時鐘信號(CLK-0,CLK-180)。具備輸入來自電路控制部(104)的芯片選擇信號/CS,在分頻時鐘信號(DIVCLK2)為激活狀態(tài)時,使其與輸入時鐘信號(PLCK)同步而將其取入的輸入電路控制部(109);輸入來自輸入緩沖器(101)的芯片選擇信號/CS,在分頻時鐘信號(DIVCLK1)為激活狀態(tài)時,使其與輸入時鐘信號(PLCK)同步而將其取入的輸入電路控制部(110);使輸入電路控制部(109)的輸出信號與第1內(nèi)部時鐘信號(CLK-0)同步而將其取入的輸入電路控制部(105);使輸入電路控制部(110)的輸出信號與第2內(nèi)部時鐘信號(CLK-180)同步而將其取入的輸入電路控制部(106);輸出輸入電路控制部(109)的輸出信號和輸入電路控制部(105)的輸出信號的或的OR電路(107);輸出輸入電路控制部(110)的輸出信號和輸入電路控制部(106)的輸出信號的或的OR電路(108);把OR電路(107,108的)的輸出信號作為輸入使能信號(CLKEN1,CLKEN2)來分別接受,基于輸入使能信號的使能指示,分別使其與第1、第2內(nèi)部時鐘信號(CLK-0,CLK-180)同步,取入來自外部的輸入信號(A),將其向內(nèi)部電路輸出的第1及第2輸入緩沖器(111,112)。以下就實(shí)施例進(jìn)行說明。
實(shí)施例圖3是表示本發(fā)明的同步型半導(dǎo)體裝置的第1實(shí)施例的構(gòu)成的圖,與圖1的構(gòu)成(同步DRAM的輸入部)對應(yīng)。輸入緩沖器100、分頻器102、定時調(diào)整部103構(gòu)成了時鐘生成電路。定時調(diào)整部103由延遲電路等構(gòu)成。輸入緩沖器100輸入外部時鐘信號CK。分頻器102對輸入緩沖器100的輸出進(jìn)行分頻。定時調(diào)整部103輸入分頻器102的輸出,生成2相化了的內(nèi)部時鐘信號CLK-0、CLK-180。
輸入緩沖器101輸入芯片選擇信號/CS。輸入緩沖器101、輸入電路控制部104、105、106、OR電路107、108構(gòu)成了芯片選擇電路。
輸入電路控制部104基于從輸入緩沖器100輸出了的信號PCLK來鎖存輸出從輸入緩沖器101輸出了的芯片選擇信號。
輸入電路控制部105使從輸入電路控制部104輸出的信號與內(nèi)部時鐘信號CLK-0同步而將其鎖存輸出。
輸入電路控制部106使從輸入電路控制部104輸出的信號與內(nèi)部時鐘信號CLK-180同步而將其鎖存輸出。
OR電路107輸入輸入電路控制部104的輸出信號和輸入電路控制部105的輸出信號,把這些信號的OR運(yùn)算結(jié)果作為第1輸入使能信號(也稱為「時鐘使能信號」)CLKEN1來輸出。
OR電路108輸入輸入電路控制部104的輸出信號和輸入電路控制部106的輸出信號,把這些信號的OR運(yùn)算結(jié)果作為第2輸入使能信號(也稱為「時鐘使能信號」)CLKEN2來輸出。
同步型輸入緩沖器111輸入第1輸入使能信號CLKEN1和內(nèi)部時鐘信號CLK-0,在第1輸入使能信號CLKEN1指示使能時(激活狀態(tài)時),使地址端子A上輸入了的地址比特與內(nèi)部時鐘信號CLK-0同步,將其鎖存,作為信號A0而輸出。
同步型輸入緩沖器112輸入第2輸入使能信號CLKEN2和CLK-180,在第2輸入使能信號CLKEN2指示使能時(激活狀態(tài)時),使地址端子A上輸入了的地址比特與內(nèi)部時鐘信號CLK-180同步,將其鎖存,作為信號A180而輸出。
圖4是用于說明本發(fā)明的一實(shí)施例的動作的定時圖。首先,芯片選擇信號/CS的電平從HIGH電平變?yōu)長OW電平的話,經(jīng)輸入電路控制部104,作為OR電路108的輸出的CLKEN2就使輸入緩沖器112的狀態(tài)變?yōu)榭砂褋碜酝獠康男盘柸∪氲桨雽?dǎo)體裝置內(nèi)部的內(nèi)部電路(未圖示)中的狀態(tài),即激活狀態(tài)。
在輸入電路控制部104中,按輸入緩沖器100的輸出PCLK(與外部時鐘信號CK的周期具有相同周期的時鐘)進(jìn)行取樣,在PCLK的電位電平為HIGH電平的期間,芯片選擇信號/CS的電平成為了LOW電平,保持這一情況,在輸入電路控制部106中,按內(nèi)部時鐘信號CLK-180來鎖存輸入電路控制部104的輸出信號,保持內(nèi)部時鐘信號CLK-180為HIGH電平的期間,因而作為OR電路108的輸出信號的CLKEN2使輸入緩沖器112維持在激活狀態(tài)(可把外部信息取入到內(nèi)部電路中的狀態(tài))。
并且,內(nèi)部時鐘信號CLK-180從HIGH電平變?yōu)長OW電平的話,來自O(shè)R電路108的輸出信號CLKEN2就進(jìn)行控制,使輸入緩沖器112變?yōu)榉羌せ罨癄顟B(tài)。還有,輸入來自O(shè)R電路107的輸出CLKEN1的輸入緩沖器111因CLKEN1為LOW電平而保持非激活。
在本實(shí)施例中,生成對輸入緩沖器111和輸入緩沖器112的激活、非激活進(jìn)行控制的輸入使能信號CLKEN1、CLKEN2所需要的邏輯級數(shù),與生成2相化了的內(nèi)部時鐘信號CLK-0或CLK-180所需要的邏輯級數(shù)比較,可以相同或更少些。因此,在高頻動作中,能確保防止前周期的信息誤取入的余量、內(nèi)部時鐘信號的脈沖寬度變窄的余量。
相比之下,在圖1構(gòu)成中,在取為通過增加到生成2相化了的內(nèi)部時鐘信號CLK-0或CLK-180為止的邏輯級數(shù)來確保前頭的余量的構(gòu)成的場合,由于內(nèi)部時鐘延遲,因而高頻動作余量就會降低。
其次,對于本發(fā)明的其他實(shí)施例進(jìn)行說明。圖5是表示本發(fā)明的同步型半導(dǎo)體裝置的第2實(shí)施例的整體構(gòu)成的圖。
本實(shí)施例具備輸入外部時鐘信號CK的輸入緩沖器100;對從輸入緩沖器100輸出的時鐘信號(PCLK)進(jìn)行分頻,輸出相位不相同的第1、第2分頻時鐘信號DIVCLK1、DIVCLK2的分頻器102;接受來自分頻器102的第1、第2分頻時鐘信號DIVCLK1、DIVCLK2,產(chǎn)生2相化了的內(nèi)部時鐘信號CLK-0、CLK-180(相位相差180度的內(nèi)部時鐘)的定時調(diào)整部103;輸入芯片選擇信號/CS的輸入緩沖器101;輸入來自輸入緩沖器100的輸出信號PCLK,把來自分頻器102的分頻時鐘信號DIVCLK2作為控制信號(把PCLK輸入作為使能的控制信號)來輸入,基于從輸入緩沖器100輸出的時鐘信號PCLK,對來自輸入緩沖器101的信號進(jìn)行鎖存的輸入電路控制部109;輸入從輸入緩沖器100輸出的時鐘信號PCLK,把來自分頻器102的分頻時鐘信號DIVCLK1作為控制信號(把PCLK輸入作為使能的控制信號)來輸入,基于來自輸入緩沖器100的時鐘信號PCLK,對來自輸入緩沖器101的信號進(jìn)行鎖存的輸入電路控制部110;對從輸入電路控制部109輸出的信號,基于內(nèi)部時鐘信號CLK-0進(jìn)行鎖存的輸入電路控制部105;對從輸入電路控制部110輸出的信號,基于內(nèi)部時鐘信號CLK-180進(jìn)行鎖存的輸入電路控制部106;輸入輸入電路控制部109的輸出信號和輸入電路控制部105的輸出信號的OR電路107;以及輸入輸入電路控制部110的輸出信號和輸入電路控制部106的輸出信號的OR電路108,輸入緩沖器111把OR電路107的輸出信號CLKEN1作為輸入使能信號來接受,基于內(nèi)部時鐘信號CLK-0,對在輸入端子上輸入了的地址信號進(jìn)行鎖存、輸出(輸出A0),輸入緩沖器112把OR電路108的輸出信號CLKEN2作為輸入使能信號來接受,基于內(nèi)部時鐘信號CLK-180,對在輸入端子上輸入了的上述地址信號進(jìn)行鎖存、輸出(輸出A180)。差動地向未圖示的內(nèi)部電路供給反相的輸出信號A0、A180。
本實(shí)施例與上述第1實(shí)施例不同,對于2相化了的內(nèi)部時鐘信號CLK-0和內(nèi)部時鐘信號CLK-180,分別具備專用輸入電路控制部109、110,輸入電路控制部109、110把從分頻器102生成了的分頻時鐘信號DIVCLK2、DIVCLK1分別作為控制信號而預(yù)先輸入,能辨別芯片選擇信號/CS的指令是對于2相化了的內(nèi)部時鐘信號CLK-0、CLK-180中的哪個時鐘發(fā)出的。
在上述第1實(shí)施例中,如圖4所示,在芯片選擇信號/CS為LOW電平(芯片選擇激活狀態(tài))期間,把地址等的輸入緩沖器111、112(2相化了的內(nèi)部時鐘信號CLK-0用、內(nèi)部時鐘信號CLK-180用的兩方)置于激活狀態(tài)。在該場合,本來只把一個輸入緩沖器的狀態(tài)置于激活狀態(tài)就行了,卻都成為激活狀態(tài),因而產(chǎn)生多余消耗電流?;蛘呤遣槐匾男盘?本來僅CLKEN1進(jìn)行動作就行了,但CLKEN2)也進(jìn)行動作而產(chǎn)生多余消耗電流。
相比之下,根據(jù)本實(shí)施例,輸入電路控制部109、110中分別預(yù)先輸入來自分頻器102的分頻時鐘信號DIVCLK2、DIVCLK1(相位相差180度,與內(nèi)部時鐘CLK-180、CLK-0對應(yīng)),能辨別芯片選擇信號/CS的指令是對于內(nèi)部時鐘信號CLK-0、CLK-180中的哪個時鐘信號發(fā)出的,能根據(jù)對輸入緩沖器111、112的輸入使能信號CLKEN1、CLKEN2,僅使必要的輸入緩沖器電路進(jìn)行動作。通過在輸入電路控制部109、110的時鐘輸入和將其置于使能的信號DIVCLK1/DIVCLK2之間進(jìn)行定時調(diào)整,就能徹底進(jìn)行控制部的鎖存。結(jié)果就降低了消耗電流。
另外,在上述各實(shí)施例中,以同步型輸入緩沖器111、112說明了地址等的輸入緩沖器,不過,本發(fā)明不限于這種構(gòu)成。當(dāng)然,例如在把地址等的輸入緩沖器111、112設(shè)為非同步型,由觸發(fā)器電路等對從非同步型輸入緩沖器輸出了的信號進(jìn)行鎖存的構(gòu)成中也能適用本發(fā)明。
本發(fā)明適用于具有芯片選擇信號/CS,與時鐘同步的半導(dǎo)體裝置,例如SDR(Single Date Rate)、DDR(Double Date Rate)等,特別是對于對高速化對應(yīng)的時鐘進(jìn)行分頻而取入指令、地址的裝置,通過擴(kuò)展該分頻時鐘所涉及的指令、地址的鎖存的使能信號的前沿、后沿來謀求更高速化、低消耗功率化的同步型半導(dǎo)體裝置等。
以上就上述實(shí)施例說明了本發(fā)明,不過,本發(fā)明不僅限于上述實(shí)施例的構(gòu)成,當(dāng)然還包括在本發(fā)明的范圍內(nèi)本領(lǐng)域技術(shù)人員能做的各種變形、修正。
權(quán)利要求
1.一種同步型半導(dǎo)體裝置,其特征在于具備根據(jù)輸入時鐘信號而產(chǎn)生給定的相位差的第1及第2內(nèi)部時鐘信號的時鐘生成電路;使輸入了的芯片選擇信號與所述輸入時鐘信號同步而將其取入的第1電路;共同接受所述第1電路的輸出信號,使其分別與所述第1及第2內(nèi)部時鐘信號同步而將其取入的第2及第3電路;以及把所述第1電路的輸出信號和所述第2電路的輸出信號的邏輯運(yùn)算結(jié)果及所述第1電路的輸出信號和所述第3電路的輸出信號的邏輯運(yùn)算結(jié)果分別作為第1及第2輸入使能信號來分別接受,基于所述第1及第2輸入使能信號的使能指示,使共同的輸入信號與所述第1及第2內(nèi)部時鐘信號同步而分別將其取入的第1及第2輸入緩沖器。
2.一種同步型半導(dǎo)體裝置,其特征在于具備根據(jù)用分頻器對輸入時鐘信號進(jìn)行分頻而成的相位不相同的第1及第2分頻時鐘信號而產(chǎn)生給定的相位差的第1及第2內(nèi)部時鐘信號的時鐘生成電路;在所述第2分頻時鐘信號為激活狀態(tài)時,使輸入了的芯片選擇信號與所述輸入時鐘信號同步而將其取入的第1電路;在所述第1分頻時鐘信號為激活狀態(tài)時,使所述輸入了的芯片選擇信號與所述輸入時鐘信號同步而將其取入的第2電路;使所述第1電路的輸出信號與所述第1內(nèi)部時鐘信號同步而將其取入的第3電路;使所述第2電路的輸出信號與所述第2內(nèi)部時鐘信號同步而將其取入的第4電路;以及把所述第1電路的輸出信號和所述第3電路的輸出信號的邏輯運(yùn)算結(jié)果及所述第2電路的輸出信號和所述第4電路的輸出信號的邏輯運(yùn)算結(jié)果作為第1及第2輸入使能信號來分別接受,基于所述第1及第2輸入使能信號的使能指示,使共同的輸入信號與所述第1及第2內(nèi)部時鐘信號同步而將其取入的第1及第2輸入緩沖器。
3.根據(jù)權(quán)利要求
1所述的同步型半導(dǎo)體裝置,其特征在于,具備輸入時鐘信號的第3輸入緩沖器;以及輸入芯片選擇信號的第4輸入緩沖器,所述時鐘生成電路具備接受從所述第1輸入緩沖器輸出的時鐘信號,對其進(jìn)行分頻而輸出分頻時鐘信號的分頻器;以及接受從所述分頻器輸出的分頻時鐘信號而生成具有給定的相位差的第1及第2內(nèi)部時鐘信號的定時調(diào)整部,所述第1電路具備接受所述第4輸入緩沖器的輸出信號和所述第3輸入緩沖器的輸出信號,使所述第4輸入緩沖器的輸出信號與所述第3輸入緩沖器的輸出信號同步而將其取入、輸出的第1輸入電路控制部,所述第2電路具備接受所述第1輸入電路控制部的輸出信號和來自所述定時調(diào)整部的所述第1內(nèi)部時鐘信號,使所述第1輸入電路控制部的輸出信號與所述第1內(nèi)部時鐘信號同步而將其取入、輸出的第2輸入電路控制部;所述第3電路具備接受所述第1輸入電路控制部的輸出信號和來自所述定時調(diào)整部的所述第2內(nèi)部時鐘信號,使所述第1輸入電路控制部的輸出信號與所述第2內(nèi)部時鐘信號同步而將其取入、輸出的第3輸入電路控制部,所述同步型半導(dǎo)體裝置具備接受所述第1輸入電路控制部的輸出信號和所述第2輸入電路控制部的輸出信號,輸出2個所述輸出信號的邏輯運(yùn)算結(jié)果的第1邏輯電路;以及接受所述第1輸入電路控制部的輸出信號和所述第3輸入電路控制部的輸出信號,輸出2個所述輸出信號的邏輯運(yùn)算結(jié)果的第2邏輯電路。
4.根據(jù)權(quán)利要求
3所述的同步型半導(dǎo)體裝置,其特征在于,所述第1輸入緩沖器把所述第1邏輯電路的輸出信號作為第1輸入控制信號來輸入,在所述第1輸入控制信號為激活狀態(tài)的場合,使向輸入端子供給的地址信號與所述第1內(nèi)部時鐘信號同步而將其鎖存輸出,所述第2輸入緩沖器把所述第2邏輯電路的輸出作為第2輸入控制信號來輸入,在所述第2輸入控制信號為激活狀態(tài)的場合,使所述地址信號與所述第2內(nèi)部時鐘信號同步而將其鎖存輸出。
5.根據(jù)權(quán)利要求
3所述的同步型半導(dǎo)體裝置,其特征在于,所述第1輸入電路控制部包含基于所述第1輸入緩沖器的輸出信號來鎖存、輸出所述第2輸入緩沖器的輸出信號的鎖存電路;所述第2輸入電路控制部包含基于所述第1內(nèi)部時鐘信號來鎖存、輸出所述第1輸入電路控制部的輸出信號的鎖存電路;所述第3輸入電路控制部包含基于所述第2內(nèi)部時鐘信號來鎖存、輸出所述第1輸入電路控制部的輸出信號的鎖存電路。
6.一種同步型半導(dǎo)體裝置,其特征在于具備輸入時鐘信號的第1輸入緩沖器;接受從所述第1輸入緩沖器輸出的時鐘信號,將其分頻而輸出相位互不相同的第1及第2分頻時鐘信號的分頻器;接受來自所述分頻器的所述第1及第2分頻時鐘信號,生成與所述第1及與第2分頻時鐘信號對應(yīng)而具有給定的相位差的第1及第2內(nèi)部時鐘信號的定時調(diào)整部;輸入芯片選擇信號的第2輸入緩沖器;接受所述第2輸入緩沖器的輸出信號和所述第1輸入緩沖器的輸出信號,把所述第2分頻時鐘信號作為輸入控制信號來接受,在所述第2分頻時鐘信號為激活狀態(tài)時,使所述第2輸入緩沖器的輸出信號與所述第1輸入緩沖器的輸出信號同步而將其取入、輸出的第1輸入電路控制部;接受所述第2輸入緩沖器的輸出信號和所述第1輸入緩沖器的輸出信號,把所述第1分頻時鐘信號作為輸入控制信號來接受,在所述第1分頻時鐘信號為激活狀態(tài)時,使所述第2輸入緩沖器的輸出信號與所述第1輸入緩沖器的輸出信號同步而將其取入、輸出的第2輸入電路控制部;接受所述第1輸入電路控制部的輸出信號和來自所述定時調(diào)整部的所述第1內(nèi)部時鐘信號,使所述第1輸入電路控制部的輸出信號與所述第1內(nèi)部時鐘信號同步而將其取入、輸出的第3輸入電路控制部;接受所述第2輸入電路控制部的輸出信號和來自所述定時調(diào)整部的所述第2內(nèi)部時鐘信號,使所述第2輸入電路控制部的輸出信號與所述第2內(nèi)部時鐘信號同步而將其取入、輸出的第4輸入電路控制部;接受所述第1輸入電路控制部的輸出信號和所述第3輸入電路控制部的輸出信號,輸出2個所述輸出信號的邏輯運(yùn)算結(jié)果的第1邏輯電路;以及接受所述第2輸入電路控制部的輸出信號和所述第4輸入電路控制部的輸出信號,輸出2個所述輸出信號的邏輯運(yùn)算結(jié)果的第2邏輯電路。
7.根據(jù)權(quán)利要求
6所述的同步型半導(dǎo)體裝置,其特征在于具備把所述第1邏輯電路的輸出信號作為第1輸入控制信號來輸入,在所述第1輸入控制信號為激活狀態(tài)的場合,使向輸入端子供給的地址信號與所述第1內(nèi)部時鐘信號同步而將其鎖存輸出的第3輸入緩沖器;以及把所述第2邏輯電路的輸出作為第2輸入控制信號來輸入,在所述第2輸入控制信號為激活狀態(tài)的場合,使所述地址信號與所述第2內(nèi)部時鐘信號同步而將其鎖存輸出的第4輸入緩沖器。
8.根據(jù)權(quán)利要求
6所述的同步型半導(dǎo)體裝置,其特征在于,所述第1輸入電路控制部包含在所述第2分頻時鐘信號為激活狀態(tài)時,基于所述第1輸入緩沖器的輸出信號來鎖存、輸出所述第2輸入緩沖器的輸出信號的鎖存電路;所述第2輸入電路控制部包含在所述第1分頻時鐘信號為激活狀態(tài)時,基于所述第1輸入緩沖器的輸出信號來鎖存、輸出所述第2輸入緩沖器的輸出信號的鎖存電路。
9.根據(jù)權(quán)利要求
6所述的同步型半導(dǎo)體裝置,其特征在于,所述第3輸入電路控制部包含基于所述第1內(nèi)部時鐘信號來鎖存、輸出所述第1輸入電路控制部的輸出信號的鎖存電路,所述第3輸入電路控制部包含基于所述第2內(nèi)部時鐘信號來鎖存、輸出所述第2輸入電路控制部的輸出信號的鎖存電路。
10.根據(jù)權(quán)利要求
3所述的同步型半導(dǎo)體裝置,其特征在于,所述第1及第2邏輯電路都由或電路構(gòu)成。
11.根據(jù)權(quán)利要求
6所述的同步型半導(dǎo)體裝置,其特征在于,所述第1及第2邏輯電路都由或電路構(gòu)成。
專利摘要
一種在高頻動作中也能確保防止前周期的信息誤取入的余量或內(nèi)部時鐘信號的脈沖寬度變窄的余量,實(shí)現(xiàn)穩(wěn)定動作的同步型半導(dǎo)體裝置。它具備根據(jù)對由輸入緩沖器輸入了的時鐘信號(PCLK)進(jìn)行分頻而相位不相同的第1、第2分頻時鐘信號,產(chǎn)生給定的相位差的第1、第2內(nèi)部時鐘信號的時鐘生成電路(100,102,103);輸入芯片選擇信號,使其與所述時鐘信號同步而將其取入的第1輸入電路控制部(104);使第1輸入電路控制部的輸出與所述第1、第2內(nèi)部時鐘信號CLK-0、CLK-180同步而將其取入的第2、第3輸入電路控制部(105,106);以及把第1及第2輸入電路控制部的輸出的邏輯運(yùn)算結(jié)果和所述第1及第3輸入電路控制部的輸出的邏輯運(yùn)算結(jié)果作為輸入使能信號來分別接受,基于輸入使能信號的使能指示,使其與所述第1、第2內(nèi)部時鐘信號同步而取入來自外部的輸入信號的第1及第2輸入電路(111,112)。
文檔編號G11C11/407GK1996490SQ200610142480
公開日2007年7月11日 申請日期2006年10月26日
發(fā)明者黑木浩二 申請人:爾必達(dá)存儲器株式會社導(dǎo)出引文BiBTeX, EndNote, RefMan
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