專利名稱：用于存儲器裝置的讀出放大器驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于讀出存儲器單元中數(shù)據(jù)的一種讀出放大器電路，尤其涉及一種讀出放大器驅(qū)動器。在操作要返回到預(yù)充電狀態(tài)時，通過從讀出時鐘驅(qū)動器及恢復(fù)時鐘驅(qū)動器中消除電流通路來降低由于暫態(tài)電流引起的動態(tài)損耗，在能夠驅(qū)動存儲器單元的一種讀出放大器驅(qū)動器中，借助于具有多重斜率的恢復(fù)時鐘及讀出時鐘，用來在向存儲單元恢復(fù)數(shù)據(jù)的過程中或是在從CMOSDRAM單元讀出數(shù)據(jù)的過程中降低峰值電流。
通常，一種用于讀出存儲于一個CMOSDRAM單元中數(shù)據(jù)的放大器電路包括一個讀出時鐘驅(qū)動器、一個恢復(fù)時鐘驅(qū)動器、一個延遲級和一個讀出放大器。
一個用于從存儲單元中讀出數(shù)據(jù)的讀出時鐘信號及一個用于恢復(fù)存儲單元數(shù)據(jù)的恢復(fù)時鐘信號，如果它們在從其高電平向低電平或是從低電平向高電平轉(zhuǎn)換的過程中具有陡的斜率時，則會增加峰值電流。峰值電流的增加會引起噪音，由此就會使讀出放大器電路誤操作產(chǎn)生誤差。
解決這種缺陷的傳統(tǒng)方法是在讀出時鐘及恢復(fù)時鐘的過程中，將陡變化的斜率修改成雙階(two-step)或多階的斜坡，藉以得到緩和斜率的時鐘信號。
在

圖1中示出了給出上述特性的讀出放大器驅(qū)動器的傳統(tǒng)電路。
然而，盡管有上述優(yōu)點，該傳統(tǒng)讀出放大器電路仍具有下述缺點。
即，在所述讀出放大器上啟動預(yù)充電操作以結(jié)束讀出及存儲操作時，在讀出時鐘驅(qū)動器中的MOS晶體管被同時地導(dǎo)通一個短時間，這是由于讀出時鐘及恢復(fù)時鐘后沿的延遲效應(yīng)，該效應(yīng)是由讀出時鐘及恢復(fù)時鐘的多重斜率特征依次產(chǎn)生的。這些晶體管的同時導(dǎo)通將耗損了經(jīng)由直流電流通路的直流電流。此外，恢復(fù)時鐘驅(qū)動器中的MOS晶體管也與讀出放大器驅(qū)動器一起形成了直流電流通路，由此損耗了直流電流。這樣將在整個高密度存儲器裝置中引起大量的動態(tài)功率損耗。
本發(fā)明旨在克服上述傳統(tǒng)技術(shù)的缺點。
因此，本發(fā)明的目的在于提供一種讀出放大器驅(qū)動器，它能夠在結(jié)束讀出操作時，通過消除讀出時鐘驅(qū)動器的直流電流通路，來阻止直流功率的損耗。
為達到上述目的，根據(jù)本發(fā)明的讀出放大器驅(qū)動器包括第一反相器，用于使讀出時鐘反相;
第二反相器，用于對第一反相器的輸出再進行反相;
第三反相器，包括位于晶體管柵極之間的延時電阻，它與第二反相器的端部并聯(lián)以使這些晶體管響應(yīng)第二反相器的輸出而在不同的時間依次導(dǎo)通，并且還包括n溝道MOS晶體管作為讀出晶體管，它們的漏極共同地連接到讀出放大器的低電位端，其操作方式要使由讀出晶體管的輸出節(jié)點輸出的讀出啟動信號具有多階(multistep)斜率。
因此，需要使n溝道晶體管與第二反相器的下拉晶體管(pull-downtransistor)并聯(lián)，以使得在讀出時鐘被禁止時立即將多個并聯(lián)的讀出晶體管的柵極電壓強行下拉。
上述目的及本發(fā)明另外的優(yōu)點，通過參照附圖對本發(fā)明優(yōu)選實施例的詳細描述，將會變得更加清楚，其中，圖1是傳統(tǒng)讀出放大器驅(qū)動器的詳細電路圖;
圖2是說明圖1電路中關(guān)鍵部分的輸入及輸出操作的時間波形圖;
圖3為表示圖1讀出放大器驅(qū)動器延遲部分組成的詳細電路圖;
圖4為表示圖3電路操作的時間波形圖;
圖5為本發(fā)明讀出放大器驅(qū)動器的詳細電路圖;及圖6為表示圖5電路中關(guān)鍵部分的輸入及輸出操作的時間波形圖。
為了更好地理解本發(fā)明，先參照圖1及圖4描述關(guān)于交叉耦合讀出放大器的傳統(tǒng)技術(shù)的驅(qū)動器電路。
如圖1所示，用于讀出一個存儲器單元數(shù)據(jù)的讀出放大器電路包括一個讀出時鐘驅(qū)動器1、一個恢復(fù)時鐘驅(qū)動器2、一個延遲裝置3和一個讀出放大器4。
在這種讀出放大器驅(qū)動器中，讀出時鐘驅(qū)動器1的組成為由通過第一反相器IV1及第二反相器IV3的讀出時鐘信號Qs來控制NMOS讀出晶體管Ts，其第二反相器IV3由P，NMOS晶體管Te，Tf組成。該讀出時鐘驅(qū)動器1另外的組成為還由PMOS晶體管Td的輸出來控制NMOS讀出晶體管Ts，而該PMOS晶體管Td是由通過第一反相器IV1及延時電阻R3的讀出時鐘信號Qs驅(qū)動的。
恢復(fù)時鐘驅(qū)動器2的組成為延時電阻R1和R2被連接在PMOS晶體管Ta至Tc的柵極之間，以使得根據(jù)讀出時鐘信號Qs由延遲部分3輸出的恢復(fù)時鐘Qsd能經(jīng)由反相器IV2、相繼地觸發(fā)在另一第二反相器IV4中并聯(lián)的多個PMOS晶體管Ta至Tc。
讀出放大器4包括交叉耦合的PMOS晶體管TSP1、TSP2及NMOS晶體管TSN1、TSN2，它們的數(shù)據(jù)恢復(fù)及讀出操作是借助于供給到讀出放大器低電位節(jié)點的讀出時鐘驅(qū)動器1的輸出信號LAB，以及供給到讀出放大器高電位節(jié)點的恢復(fù)時鐘驅(qū)動器2的輸出信號LA進行的。
現(xiàn)在，將參照圖2上描繪的時間波形圖，描述如上述組成的傳統(tǒng)讀出放大器驅(qū)動器的操作。如果均衡控制時鐘Qeq具有Vss電平而讀出時鐘Qs具有Vcc電平以形成讀出啟動狀態(tài)，則讀出時鐘驅(qū)動器1的節(jié)點d被移向低電平。由此，PMOS晶體管Te被導(dǎo)通，但是晶體管Te具有相對小的電流驅(qū)動能力，其結(jié)果是它不能使NMOS讀出晶體管Ts充分導(dǎo)通。因此，NMOS晶體管Ts不能立即地響應(yīng)來自節(jié)點d的具有相當(dāng)陡斜率的信號，而是緩慢地導(dǎo)通。
在經(jīng)過電阻R3延遲一段時間后，如果節(jié)點e的電位達到Vss電平，則使比晶體管Te具有較大驅(qū)動能力的另一PMOS晶體管Td導(dǎo)通。
于是，節(jié)點LAG的電位經(jīng)過和緩的斜率達到了Vcc電平，使NMOS讀出晶體管Ts完全導(dǎo)通，因而，讀出信號LAB也經(jīng)過和緩的斜率達到Vss電平，以讀出數(shù)據(jù)。
同時，讀出時鐘Qs經(jīng)過延遲部分3形成恢復(fù)時鐘Qsd，該信號是要被送到恢復(fù)時鐘驅(qū)動器2的。延遲部分3的恢復(fù)時鐘電流的形成過程將參照圖3和圖4詳細地說明。
讀出時鐘Qs經(jīng)由延時電阻R0被傳送到NAND門G1的一個輸入端上，而在接地線Vss與該輸入端之間還接有電容器C。
同時，一個讀出/恢復(fù)選通信號SRS被傳送到該NAND門G1的另一個輸入端上。
反相器G2將NAND門G1的輸出反相，產(chǎn)生出恢復(fù)時鐘Qsd。
當(dāng)進行所述讀出與恢復(fù)操作時，讀出/恢復(fù)選通信號被保持在Vcc電平上，這時，根據(jù)讀出時鐘Qs從Vss電平升高到Vcc電平，便可啟動晶體管Ts，由于電阻R0的延時作用及電容器C的充電作用，NAND門G1的一個輸入端的電位在一段時間后從Vss電平升高到Vcc電平。
同時，反相器G2的輸出端的電位也從Vss電平上升到Vcc電平，以便在獲得恢復(fù)時鐘Qsd后啟動恢復(fù)啟動操作。
同時，讀出操作禁止與讀出/恢復(fù)選通信號禁示是同步的，所以當(dāng)讀出時鐘Qs的下降邊沿出現(xiàn)時，NAND門G1一個輸入端的電位，即電容器C的端點Qsm上的電位，由于延時電阻R0的延時特性，在一段時間后從Vcc電平下降到Vss電平。
如上所述，由于下降的讀出/恢復(fù)選通信號SRS施加在NAND門G1的另一輸入端上，經(jīng)過反相器G1及反相器G2的輸出Qsd，被迫與讀出/恢復(fù)選通信號SRS的下降沿同步地從Vcc電平下降到Vss電平。于是，恢復(fù)時鐘Qsd的禁止?fàn)顟B(tài)幾乎與讀出時鐘Qs的禁止?fàn)顟B(tài)同時出現(xiàn)。
由于從讀出時鐘Qs被啟動的時刻起延時了一段時間后，恢復(fù)時鐘Qsd才被啟動，使PMOS晶體管Ta導(dǎo)通，并且在由電阻R1延時一段時間后，PMOS晶體管Tb被導(dǎo)通，再在由電阻R2延時一段時間后，PMOS晶體管Tc也被導(dǎo)通。因而，連接到讀出放大器4高電位節(jié)點上的恢復(fù)時鐘驅(qū)動器2的恢復(fù)信號La的電位從二分之一Vcc電平上升到Vcc電平，以恢復(fù)輸往讀出放大器4的數(shù)據(jù)。
然而，在這種傳統(tǒng)電路中，當(dāng)讀出時鐘Qs被禁止時，由于讀出時鐘驅(qū)動器1的PMOS晶體管Td在截止前被延遲，就在電源線及地線間形成了一個直流電流通路。也就是在時間t1(讀出時鐘驅(qū)動器1的節(jié)點d的電位上升到NMOS晶體管Tf的導(dǎo)通閾值電壓Vtn時)與時間t4(讀出時鐘驅(qū)動器1的節(jié)點e的電位上升到PMOS晶體管Td的截止閾值電壓Vtp時)之間，經(jīng)由P，NMOS晶體管Td，Tf在電源線與地線之間形成了一個直流電流通路。
此外，在均衡控制時鐘上升到Vcc電平的時刻t2到讀出晶體管Ts截止的時刻t3之間，通過下述部分形成了一個電流通路PMOS晶體管TSP1→均衡晶體管Teq→NMOS晶體管TSN2→NMOS讀出晶體管Ts;或者經(jīng)過PMOS晶體管TSP2→均衡晶體管Teq→NMOS晶體管TSN1→NMOS讀出晶體管Ts。
因而當(dāng)讀出時鐘Qs及恢復(fù)時鐘Qsd被禁止時，峰值電流會升高一段時間，這就引起了不必要的功率損耗。
圖5及圖6分別給出了根據(jù)本發(fā)明的能解決上述問題的一種讀出放大器驅(qū)動器電路，及它的時間波形圖。
如圖5所示，根據(jù)本發(fā)明的讀出時鐘驅(qū)動器10包括第一反相器IV10，用于將讀出時鐘Qs反相;第二反相器IV30，用于將第一反相器IV10的輸出反相;第三反相器IV50，它具有多個可以在不同的時刻響應(yīng)第二反相器IV30的輸出而相繼導(dǎo)通的延遲裝置，以及下拉n溝道MOS晶體管Tf1、Tf2、Tf3，它們連接在NMOS晶體管TS2，TS3的柵極之間，后者在第三反相器內(nèi)部依次地具有延遲特性。
第二反相器IV30的組成為一個n溝道MOS晶體管Tf1及一個n溝道MOS晶體管Tc，該n溝道MOS晶體管Tc的輸出端與第三反相器IV50相連接，而第三反相器IV50依次地連接有n溝道MOS晶體管Ts1、Ts2、Ts3。
在MOS晶體管Ts1、Ts2、Ts3中間，連接有電阻R11，R12，以提供延時特性。
此外，下拉n溝道MOS晶體管Tf2和Tf3是這樣連接的它們的柵極共同地連接到第二反相器IV30中n溝道MOS晶體管Tf1柵極上，而它們的漏極連接到第三反相器IVSO的LAG2，LAG3端子上。
同時，恢復(fù)時鐘驅(qū)動器20是這樣構(gòu)成的由與圖3中延遲裝置3具有相同結(jié)構(gòu)的延遲裝置30輸出的恢復(fù)時鐘Qsd，經(jīng)由反相器IV20傳送到反相器IV40中多個P溝道MOS晶體管Ta-Tc的柵極上，而電阻R1、R2被連接在它們的柵極之間，以致使P溝道MOS晶體管Ta-Tc相繼地延時。此外，從延遲裝置30輸出的恢復(fù)時鐘Qsd被傳送到多個P溝道MOS上拉晶體管Ti、Tj的柵極，因此，在輸入具有Vss電平的恢復(fù)時鐘時，電壓Vcc分別穿過相應(yīng)P溝道MOS晶體管Ti、Tj被加到P溝道MOS晶體管Tb、Tc的柵極上。
為了在恢復(fù)時鐘Qsd被禁止期間防止直流電流通路的形成，采用了上述P溝道MOS上拉晶體管Ti，Tj，它們用于將反相器IV40中具有延遲特性的P溝道MOS晶體管Tb、Tc的柵極電壓強行上拉。
從n溝道MOS讀出晶體管Ts的漏極以及P溝道MOS晶體管Ta至Tc的漏極輸出的讀出及恢復(fù)時鐘信號LAB、LA被傳送到四個交叉耦合晶體管中的兩個n溝道MOS晶體管TSN1，TSN2的公共源點(低電位節(jié)點)以及另兩個P溝道MOS晶體管TSP1、TSP2的公共源點(高電位節(jié)點)上，以使能夠進行對存儲單元的讀出及恢復(fù)操作。
現(xiàn)在將參照圖6的時間波形來描述本發(fā)明上述組成的電路。
如果具有Vss電平的均衡控制時鐘Qeq及同樣具有Vss電平的讀出時鐘Qs被傳送到讀出時鐘驅(qū)動器10，則低電平信號將傳送到第二反相器IV30，在被第一反相器IV10反相后，IV30將會導(dǎo)通P溝道MOS晶體管Tc，其結(jié)果是將一個高電平信號送至節(jié)點e。該高電平信號將傳送到第三反相器IV50，并且相繼地使n溝道MOS晶體管Ts1，Ts2，Ts3導(dǎo)通，它們由于電阻R11和R12的作用顯示出延時性特。
也就是說，如圖6所示，第三反相器IV50的節(jié)點LAG1、LAG2、LAG3將相繼地產(chǎn)生延遲輸出，以使得供給到讀出放大器40的輸出信號LAB在到達Vss電平前應(yīng)在1/2Vcc電平處具有多階斜率。
同時，下拉n溝道MOS晶體管Tf2、Tf3處于非工作狀態(tài)，因而它們不影響讀出操作。
恢復(fù)時鐘Qsd將通過反相器IV20相繼地使多個P溝道MOS恢復(fù)晶體管Ta至Tc導(dǎo)通，并因此藉助于Vcc電平的恢復(fù)信號LA使讀出的數(shù)據(jù)恢復(fù)。
同時，上拉P溝道MOS晶體管Ti、Tj處于非工作狀態(tài)，因此它們不影響恢復(fù)操作。
現(xiàn)在將描述讀出時鐘Qs被禁止的情況。
如果讀出時鐘Qs被移至低電平，由第一反相器IV10反相的一個高電平將經(jīng)由節(jié)點d加至第二反相器IV30。這個高電平信號將保持P溝道MOS晶體管Tc處于阻塞狀態(tài)，而使n溝道MOS晶體管Tf1導(dǎo)通。
因此，與第二反相器IV30相連接的第三反相器IV50的n溝道MOS晶體管TS1、TS2、TS3將保持在阻塞狀態(tài)。但由于電阻R11、R12的延時所形成的殘余電流以及MOS晶體管的漏電流將通過MOSn溝道晶體管Tf1形成閉合電路，由此形成一個直流電流通路，造成功率損耗。
然而，根據(jù)本發(fā)明，在第二反相器IV30中的n溝道MOS晶體管Tf1導(dǎo)通時，與其柵極相連接的下拉n溝MOS晶體管Tf2和Tf3也被導(dǎo)通。
因此，在第三反相器IV50中的殘余電流將經(jīng)由節(jié)點LAG2、LAG3被下拉至n溝道MOS晶體管Tf2、Tf3，從而阻止形成可能引起功率損耗的直流電流通路。
同時，在經(jīng)過反相器IV20后，恢復(fù)時鐘Qsd的低電平區(qū)段將關(guān)斷在反相器IV40中一系列的P溝道MOS晶體管Ta至Tc。于是，該低電平恢復(fù)時鐘Qsd毫無延時地立即使上拉晶體管Ti、Tj導(dǎo)通。因而，被連接成環(huán)狀的P溝道MOS晶體管Tb、Tc的柵極被上拉到Vcc電平，因此，P溝道MOS晶體管Tb、Tc毫無延時地在時刻t3立即截止，其結(jié)果是在均衡時鐘Qeq被啟動時，將不再存在由電源線來的供電通路。
因此，在電源線及地線之間經(jīng)由P溝道MOS晶體管Tc、讀出放大器40以及n溝道MOS晶體管Ts的直流電流通路的形成被抑止了，只有恢復(fù)節(jié)點La的電壓與均衡時鐘Qeq的上升沿同步地經(jīng)由讀出放大器，從Vcc電平下降到 1/2 Vcc電平。
如上所述，根據(jù)本發(fā)明，可以在CMOSDRAM單元中進行數(shù)據(jù)讀出與恢復(fù)時降低峰值電流，并能使操作功率保持在最小值，由此為存儲器裝置提供了一個省電及可靠的讀出放大器驅(qū)動器。
權(quán)利要求
1.一種用于存儲器裝置的讀出放大器驅(qū)動器，包括利用多階斜率的讀出啟動信號來驅(qū)動一個耦合在讀出放大器低電位端的讀出晶體管，用以讀出存儲在存儲器單元中的數(shù)據(jù)，它包括第一反相器，用于將讀出時鐘反相；第二反相器，用于對第一反相器的輸出再進行反相；第三反相器，包括位于幾個晶體管柵極之間的延時電阻，它與所述第二反向器的端部并聯(lián)以使所述晶體管響應(yīng)所述第二反相器的輸出而在不同時刻相繼地被導(dǎo)通，并且還包括n溝道晶體管，它們具有的漏極共同地連接在所述讀出放大器的低電位端；及一個下拉裝置，用于在讀出時鐘禁止時，將具有延時特性及位于所述第三反相器中的至少一個n溝道MOS晶體管的柵極電壓強行下拉到地電位。
2.根據(jù)權(quán)利要求1的讀出放大器驅(qū)動器，其中所述將具有延時特性及位于所述第三反相器中的n溝道MOS晶體管的柵極下拉的裝置的組成為至少一個與所述第二反相器的輸入端相連接并也與具有延時特性的另一個n溝道MOS晶體管的柵極相連接的n溝道晶體管，所述下拉裝置是以下述方式工作的當(dāng)讀出時鐘被禁止時，所述具有延時特性及位于所述第三反相器中的n溝道MOS晶體管隨著所述下拉裝置的導(dǎo)通而被強行下拉，以使所述第三反相器中相應(yīng)的n溝道MOS晶體管同時截止，由此阻止在電源線及地線之間形成直流電流通路。
全文摘要
一種用于存儲器裝置的讀出放大器驅(qū)動器包括將讀出時鐘反相的第一反相器；再將第一反相器的輸出反相的第二反相器；由多個NMOS管組成的第三反相器，其晶體管的漏極共同接到讀出放大器低電位端；位于第三反相器晶體管柵極間并與第二反相器輸出端并聯(lián)的延時電阻，使晶體管響應(yīng)第二反相器的輸出在不同時刻相繼導(dǎo)通；下拉裝置，用于至少將第三反相器中的一個NMOS管的柵極電壓強行下拉到地電位。本發(fā)明可降低峰值電流并使操作功率保持最小。
文檔編號G11C11/4091GK1048118SQ90104070
公開日1990年12月26日 申請日期1990年6月2日 優(yōu)先權(quán)日1989年6月10日
發(fā)明者徐承模 申請人:韓商三星電子股份有限公司