專利名稱：擴展的用于dram檢測的快速寫入電路的制作方法
技術領域：
本發(fā)明涉及一種存儲器件，比如一種高密度的DRAM，具體涉及一種擴展的用于DRAM檢測的快速寫入電路。
隨著DRAM的日益高度集成化，要求對多層圖形作精密的加工處理，而且DRAM的故障率則取決于灰塵或污染的程度，特別是隨著DRAM集成度的提高，故障率也隨之增加，于是，近來將DRAM檢測電路設置在存儲器件的內(nèi)部，以便進行內(nèi)部測試。但既使DRAM檢測在器件內(nèi)部完成，該DRAM的檢測時間也由于在比較高度集成的情況下而變得更長了。
通常的DRAM檢測是通過使用檢測信號的位單元(X4，X8，X16，)實現(xiàn)該DRAM檢測的。該檢測所花費的時間是隨著集成密度/X位的提高而增加的。因此，集成密度越高，檢測時間越長。因為數(shù)據(jù)的寫入和讀出要由X位單元通過I/O線執(zhí)行，而且要將數(shù)據(jù)相互進行比較，方可檢測出錯誤。
為了解決并行寫入方法的這類問題，在此提出一種擴展的快速DRAM檢測方法。該方法不使用I/O線，通過在位線上直接寫入數(shù)據(jù)并比較數(shù)據(jù)就可以一次將數(shù)據(jù)寫入每個連接到所選擇的字線上的存儲單元上，并且還給出一種通過I/O線進行寫入的快速寫入方法。但是，由于位線B/L和B/L按固定的順序設置，即B/L，B/L，B/L，B/L，B/L，B/L，B/L，B/L，…，因此，這種方法不能根據(jù)位線和存儲單元的位置把所有相同的數(shù)據(jù)(1或0)寫入連接到所選擇的字線上的存儲單元上。
本發(fā)明的目的是提供一種無需使用I/O線而能夠快速將數(shù)據(jù)寫入位線的擴展的用于DRAM檢測的快速寫入電路。
本發(fā)明的另一目的是提供一種能夠?qū)⑺邢嗤臄?shù)據(jù)寫入連接到所選擇的字線上的所有存儲單元上的擴展的用于DRAM檢測的快速寫入電路。
這些目的可通過設置一對將所有位線連接在一起的快速位線節(jié)點，并通過該快速位線節(jié)點完成數(shù)據(jù)寫入來實現(xiàn)。以此，在同一時刻，把相同的數(shù)據(jù)寫入每個由內(nèi)部每個字塊選擇的字線所存取的存儲單元的位線上。
根據(jù)本發(fā)明，在包括有多個讀出放大器，多個存儲單元和多個MOS晶體管的存儲器電路中，一種擴展的用于DRAM檢測的快速寫入電路，其特征在于包括具有多組帶有均衡MOS晶體管及在一對每個均連有讀出放大器的位線上一對進行相互連接的MOS晶體管的均衡和連接裝置;通過所選擇的字線存取的一個存儲單元把該對位線連接到一對節(jié)點上的節(jié)點連接裝置;以及當把數(shù)據(jù)寫入該存儲單元時，用來把一個電壓差送到上述節(jié)點連接裝置的信號處理裝置。


圖1是本發(fā)明實施方案中的電路圖。
現(xiàn)結合附圖對本發(fā)明進行詳細描述。
第一組成部分1和第二組成部分2與常規(guī)的DRAM結構是相同的。這說明它們是集成電路(IC)必不可少的結構。該第一組成部分1包括連接在一對位線B/L和B/L之間的讀出放大器S1;將輸入/輸出線I/Oφ及I/0φ連接到該讀出放大器S1上的MOS晶體管M9及M10;以及連接在一對字線W/L1及W/L2之間，從而向該對位線讀寫數(shù)據(jù)的存儲單元MS1及MS5。該第一組成部分1還包括讀出放大器S2，MOS晶體管M11及M12，以及存儲單元MS2及MS6。
同樣，I/O線和存儲單元也設置在讀出放大器S3及S4的左側(cè)及右側(cè)。該第二組成部分2具有和第一組成部分1相同的結構。從其組成，即連接狀態(tài)來看，連接到讀出放大器S1及S2的一對位線B/L與B/L以及I/O線不同于連接到讀出放大器S3及S4的一對位線和I/O線。但該第二組成部分2具有與第一組成部分1相同的組成結構。
同樣，均衡和連接裝置5包括有介于位線對B/L及B/L之間用作均衡的MOS晶體管M6，還包括有一對將位線對B/L及B/L連接到一對節(jié)點FBL及FBL上的MOS晶體管M7與M8。另外，讀出放大器也具有相同的結構。通過把一對字線W/L1及W/L2選擇的存儲單元MS1，MS2，…的位線連接到節(jié)點對FBL及FBL上構成節(jié)點連接裝置4。
將寫信號處理裝置3連接到節(jié)點連接部分4。該寫信號處理裝置3包括有一個用于均衡節(jié)點FBL及FBL的MOS晶體管M5，數(shù)據(jù)判定部分，以及電源電壓的供電部分。當快速將數(shù)據(jù)寫入時，由控制邏輯信號A-D驅(qū)動的數(shù)據(jù)判定部分包括有向節(jié)點對FBL及FBL提供電源電壓電平(Vcc-電平)的MOS晶體管M1與M3，以及向節(jié)點對FBL及FBL提供地電平(Vss-電平)的MOS晶體管M2與M4。
控制邏輯信號A-E根據(jù)存儲在存儲單元中的數(shù)據(jù)(1或0)控制該MOS晶體管M1，M2及M3，M4，從而向兩個節(jié)點FBL及FBL給出電源電壓VBL。在充電前的周期期間，用于在提供電源電壓VBL的過程中進行位線均衡的部分包括有向兩個節(jié)點FBL及FBL給出電源電壓VBL的MOS晶體管M21與M22。該節(jié)點連接裝置4也包括把在寫信號處理部分3中產(chǎn)生的電壓加給位線上的一對節(jié)點FBL及FBL。
具體來說，通過把由所選擇的字線進行存取的位線連接起來(無需區(qū)分究竟是B/L線還是B/L線)組成節(jié)點FBL，而把其他的位線也連接起來形成節(jié)點FBL。當然，在這時，節(jié)點對FBL與FBL之間，以及位線對B/L與B/L之間，均不存在有任何不同。因此，連接到所選擇的字線上的存儲單元，均具有完全相同的數(shù)據(jù)。關于這一點，在使用I/O線的寫入方法與本發(fā)明提出的寫入方法之間，是存在有基本差別的。
現(xiàn)在將詳細說明以上本發(fā)明提出的結構。
常規(guī)的DRAM具有交替重復的第一組成部分1和第二組成部分2的結構。具體來說，根據(jù)I/O線I/oφ，I/Oφ，I/O1，I/O1，…的連接順序，把組成部分中的位線B/L，B/L與B/L，B/L交替地在第一組成部分1中和第二組成部分2中連接起來，于是，當存取一條字線時，就可以把每個存儲單元MS1，MS2，MS3及MS4均連接到位線B/L或B/L上。
在通常情況下，當給出列選擇信號CSL時，通過I/O線把數(shù)據(jù)傳送到位線B/L上，把存儲單元MS1與MS2中的MOS晶體管S11與S12連接到I/O線上，同時把MS3與MS4中的MOS晶體管S13與S14連接到I/O線上;因此，將存儲在由一條字線選擇的存儲單元里的數(shù)據(jù)按照“1”和“0”這樣相混合起來。這意味著，不能在內(nèi)部寫入相同的數(shù)據(jù)，但是在外部卻把這些數(shù)據(jù)認為是相同的。
本發(fā)明就是解決以上所提及的問題的。根據(jù)節(jié)點對FBL及FBL，借助于所形成的節(jié)點連接部分5，并且把所存取的一對位線B/L，B/L連接到該節(jié)點對FBL及FBL上，來寫入數(shù)據(jù);從而通過一條所選擇的字線把相同的數(shù)據(jù)寫入所存取的存儲單元上。
首先，寫操作和讀操作均與通常的DRAM是相同的。此時，寫信號處理裝置3中的MOS晶體管M1-M4是截止的。這就是說，當列選擇信號CSL使MOS晶體管M9與M10導通，而后選擇出I/O線時，則把該I/O線連接到讀出放大器S1及位線B/L與B/L上。在數(shù)據(jù)的寫入操作當中，通過該讀出放大器S1及其位線將字線W/L1及列選擇信號CSL所選擇的存儲單元MS1中的電容器C1進行充電。
第二，在數(shù)據(jù)的讀出操作當中，通過該存儲單元MS1內(nèi)的MOS晶體管S11將存儲在該電容器C1上的電荷向位線B/L進行放電。該讀出放大器S1檢測該位線的這個狀態(tài)信號，并把放大了的信號加給該I/O線。這種操作與常規(guī)的DRAM操作是相同的。其他存儲單元的操作也與以上所述一樣。
現(xiàn)在將根據(jù)本發(fā)明描述為以高速檢測DRAM快速寫入數(shù)據(jù)的過程。
在寫入操作當中，由于不使用I/O直接把數(shù)據(jù)傳送給位線，所以將列信號忽略不計，從而使MOS晶體管M9與M10截止。通過加給節(jié)點E的信號也使MOS晶體管M21與M22截止，于是切斷加給節(jié)點對FBL與FBL的電源電壓VBL。
在讀出操作當中，通過行地址選擇字線W/L，并且把各個控制邏輯信號A-D加給信號處理部分3。根據(jù)這些控制邏輯信號，確定加給所存取的存儲單元的位線對B/L與B/L上的數(shù)據(jù)。在選擇當前字線，并把相同的數(shù)據(jù)“1”寫入內(nèi)部存儲單元MS1，MS2，…的情況下，通過控制邏輯信號A-D使MOS晶體管M1與M4截止，而使MOS晶體管M2與M3導通。
這樣，將電源電壓Vcc通過MOS晶體管M3加給節(jié)點FBL，而電平Vss則通過MOS晶體管M2加給節(jié)點FBL。讀出放大器S1，S2，…，檢測并放大來自節(jié)點FBL及FBL的電壓差△V，并把放大了的輸出電壓加給位線對B/L及B/L，因而，將數(shù)據(jù)“1”完全相同地存儲到存儲單元MS1，MS2，…之中(實現(xiàn)INT“1”)。
現(xiàn)在將說明本發(fā)明的另一實施方案。
晶體管M2及M3均不導通，但當把完全相同的數(shù)據(jù)寫入存儲單元MS1MS2，…時，則MOS晶體管M2與M3中僅只一個晶體管可使其導通。既使僅只一個晶體管導通，也可以在節(jié)點FBL與FBL之間產(chǎn)生出電壓差△V，并把它傳送給位線對B/L及B/L。同樣，讀出放大器S1，S2，…，檢測該電壓差，并把它分別作為Vcc與Vss電平加給位線對B/L及B/L。因此，可把相同的數(shù)據(jù)“1”存入存儲單元MS1，MS2，…。此時，在節(jié)點FBL與FBL之間這兩種產(chǎn)生出電壓差的方法之中，加給MOS晶體管M6柵極上的均衡脈沖φEQ均為低電平，因此MOS晶體管M6保持截止。但是，脈沖FM處于高電平，從而使MOS晶體管M7與M8導通。因而，把節(jié)點FBL與FBL分別連接到位線B/L與B/L上，于是傳送出用于檢測所要求的電壓差△V。
當該擴展的寫周期結束時，則把相同的數(shù)據(jù)寫入連接到字線W/L1上的所有存儲單元MS1，MS2，…。該寫周期之后，在充電前的周期期間，按照高電平產(chǎn)生該均衡脈沖φEQ，因而將晶體管M5與M6導通，從而均衡節(jié)點FBL，F(xiàn)BL及位線B/L，B/L。在這種情況下，借助于連接到每條位線B/L與B/L的節(jié)點FBL及FBL，完全可以實現(xiàn)該高速均衡。在充電前的周期期間和常態(tài)周期期間里，MOS晶體管M1-M4截止，而在充電前的周期期間里，MOS晶體管M21與M22導通，從而向位線給出電源電壓。
到此，所有的說明都是關于把相同的數(shù)據(jù)“1”寫入存儲單元的情形，然而寫入數(shù)據(jù)“0”的情況除了使MOS晶體管M1-M4導通之外，均與寫入數(shù)據(jù)“1”的情形是相同的。
如上所述，本發(fā)明不僅能在不使用I/O線的情況下直接通過位線B/L和B/L將數(shù)據(jù)寫入每個存儲單元，而且也能同時快速地將數(shù)據(jù)寫入連接到一條所選擇的字線上的每個存儲單元上;因此，可大大減少DRAM檢測所花費的時間。另外，本發(fā)明還可以把所有數(shù)據(jù)寫入由一條所選擇的字線存取的所有存儲單元上，而且還可以在內(nèi)部寫入完全相同的數(shù)據(jù)(實現(xiàn)INT“1”或“0”)。
再者，本發(fā)明采用現(xiàn)有的一般DRAM的布局，每條位線不具有寫信號處理源，而且不把寫信號處理部分設置在帶有節(jié)點的存儲陣列之內(nèi)。因此，根據(jù)本發(fā)明，可簡化布局，而且用于均衡的位線的電平穩(wěn)定性是相當可靠的。
本發(fā)明并不局限于上述實施方案。參閱本發(fā)明的說明書，本發(fā)明的其他實施方案以及所揭示的實施方案的各種改型，對于本專業(yè)領域內(nèi)的中等技術人員而言，均會成為顯而易見。因此，可予料，附后的權利要求書將覆蓋任何落入本發(fā)明范圍內(nèi)的改型或?qū)嵤┓桨浮?br> 權利要求
1.在包括有多個讀出放大器，多個存儲單元和多個MOS晶體管的存儲器電路中，一種擴展的用于DRAM檢測的快速寫入電路，其特征在于包括具有多組帶有均衡MOS晶體管及在一對每個均連有讀出放大器的位線上一對進行相互連接的MOS晶體管的均衡和連接裝置；通過所選擇的字線存取的一個存儲單元把該對位線連接到一對節(jié)點上的節(jié)點連接裝置；以及當把數(shù)據(jù)寫入該存儲單元時，用來把一個電壓差送至上述節(jié)點連接裝置的信號處理裝置。
2.根據(jù)權利要求1中的一種擴展的用于DRAM檢測的快速寫入電路，其中將上述均衡和連接裝置中的均衡MOS晶體管連接在節(jié)點之間并在位線均衡期間使用，之中把一個進行連接的MOS晶體管連接在一條位線與一個節(jié)點之間，而把另一個進行連接的MOS晶體管連接在另一條位線與另一個節(jié)點之間，其特征是上述均衡和連接裝置分別按寫入方式和常態(tài)方式進行操作。
3.根據(jù)權利要求1中的一種擴展的快速寫入電路，其特征是上述寫信號處理裝置包括用于均衡節(jié)點的一個均衡MOS晶體管，用于向節(jié)點提供電源電壓(Vcc)電平的由控制邏輯信號驅(qū)動的多個MOS晶體管，用于向節(jié)點提供接地(Vss)電平的多個MOS晶體管，以及用于連接一條恒定電壓線的多個MOS晶體管。
4.根據(jù)權利要求1或3中的一種擴展的快速寫入電路，其特征是在寫操作期間驅(qū)動的MOS晶體管由控制邏輯信號進行控制，并且按照數(shù)據(jù)“1”或“0”來確定這些控制邏輯信號。
5.根據(jù)權利要求1或3中的一種擴展的快速寫入電路，其特征是用于向節(jié)點提供接地電平的多個MOS晶體管，在充電前的周期期間里給出該恒定電壓，而在高速檢測DRAM的寫周期期間里則切斷該恒定電壓。
6.根據(jù)權利要求1，3或4中的一種擴展的快速寫入電路，其特征是由控制邏輯信號驅(qū)動的該多個MOS晶體管向該諸節(jié)點方向產(chǎn)生出一個電壓差(△V)。
全文摘要
一種擴展的用于存儲器電路中DRAM檢測的快速寫入電路具有均衡和連接部分，節(jié)點連接部分以及寫信號處理部分。所構成的快速位線節(jié)點結構將所有位線連接起來并通過該快速位線形成一條數(shù)據(jù)寫入通道；因此，DRAM的布局簡單而且用于均衡作用的位線的電平穩(wěn)定性相當可靠。根據(jù)本發(fā)明，無需使用I/O線，通過位線直接將數(shù)據(jù)寫入每個存儲單元，而且有可能在同一時刻快速把數(shù)據(jù)寫入連接到一個所選擇的字線上的每個存儲單元上。
文檔編號G11C29/34GK1049742SQ9010491
公開日1991年3月6日 申請日期1990年6月9日 優(yōu)先權日1989年6月10日
發(fā)明者崔勲, 趙秀仁 申請人:三星電子株式會社