專利名稱：直接或交叉存儲器存取用的存儲器控制器的制作方法
技術領域：
本發(fā)明涉及數(shù)據(jù)處理的技術領域，更具體地說，涉及一種具有既支持動態(tài)讀/寫存儲器的直接存取也支持對該存儲器的交叉存取的存儲器控制器的數(shù)據(jù)處理系統(tǒng)。
個人計算機通常采用編址或選擇的動態(tài)存儲器讀/寫芯片，作為實際存儲體，這些芯片排列成單列的存儲器模塊(SIMM)。用行地址選通(RAS)信號選擇存儲器的實際存儲體。在具有例如16個存儲體的系統(tǒng)中就需要有16個特定的RAS線。廉價的高性能存儲器系統(tǒng)是為使其在直接存取方式下工作而設計的，在直接存取方式下，每次只有一個RAS線起作用。相反，高價的高性能存儲器系統(tǒng)則設計得使其存儲器數(shù)據(jù)通路較寬，而且在交叉存取方式下工作，因而兩個RAS線路是為兩個存儲器體的交叉存取而同時起作用的。
一般說來，存儲器制控制是連接在存儲器與微處理器、直接存儲器存取(DMA)控制器和其它訪問該存儲器的器件之間的。存儲器控制器的其中一個功能是對待訪問的存儲單元的地址進行譯碼，并根據(jù)存取方式(直接和交叉存取)產生適當?shù)腞AS選擇信號以觸發(fā)適當存儲器的存儲體，在直接存取方式下，存儲器控制器的每一個存儲體只需要一個譯碼器，而在交叉存取方式下，控制器的每兩個存儲體只需要一個譯碼器，存儲體成對配置。支持兩種存取方式的存儲器控制器必須要為兩種存取方式提供譯碼手段。一般說來，這是用兩套譯碼器進行的，一套對直接存取方式，每個存儲體一個譯碼器，另一套對交叉存取方式，每一對存儲體一個譯碼器。要選取適當?shù)囊惶鬃g碼器需要有另外的譯碼邏輯電路。
本發(fā)明的一個目的是提供這樣一種數(shù)據(jù)處理系統(tǒng)，該系統(tǒng)有一個動態(tài)存儲器和一個存儲器控制器，該控制器不僅支持直接存取的工作方式，而且也支持交叉存取的工作方式，控制器還設計得使其電路的數(shù)目少于上述討論的現(xiàn)有技術所需要的數(shù)目。
本發(fā)明的另一個目的是提供一種這樣的存儲器控制器，該控制器可在直接取方式下工作，這時每個存儲器的存儲體需用一個譯碼器，也可在交叉存取方式下工作，這時只采用直接存取方式所用的譯碼器和一個簡單的邏輯電路，該邏輯電路不需要另外象原先交叉存取方式所需用的譯碼器。
簡單地說，之所以要以上述方式實現(xiàn)上述和其它目的是要提供這樣一種存儲器控制器，該控制器中各存儲體譯碼器的輸出可以被有選擇地直接傳送到有關存儲器的存儲體中，采取直接存取的工作方式，或配對并通過簡單的邏輯電路傳送，以便以交叉存取的方式同時訪問兩個存儲體。
從下面結合附圖進行的說明可以清楚了解本發(fā)明的其它目的和優(yōu)點。附圖中

圖1是在直接存取方式下工作的存儲器存儲體譯碼系統(tǒng)方框圖;
圖2是與圖1類似的方框圖，但示出了能以交叉存取方式工作的現(xiàn)有技術的系統(tǒng);
圖3是與圖1和圖2類似的方框圖，但示出了能以直接存取方式或交叉存取方式工作的現(xiàn)有技術的系統(tǒng);
圖4是與圖3類似的方框圖，示出了對本發(fā)明進行改進的一個例子;
圖5是采用本發(fā)明的一個數(shù)據(jù)處理系統(tǒng)的詳細方框圖;
圖6則是圖5所示存儲器控制器的一部分的方框圖。
圖1-3示出了經(jīng)本發(fā)明加以改進的那種現(xiàn)有技術存儲器系統(tǒng)，圖4則是說明本發(fā)明的對比方框圖。參看圖1。以下我們是就一個動態(tài)存儲器系統(tǒng)110來說明本發(fā)明的，該系統(tǒng)有兩個單列存儲器模塊(SIMM)貯存體112和114。每個SIMM有1兆的可編址的存儲單元，位寬度為32位。就是說，每次存取進可傳送32位或一個雙字。兩個有效的低態(tài)地址譯碼器116和118連接到地址總線120上。當所訪問的存儲單元在頭1兆存儲單元范圍內時，譯碼器116產生有效的“存儲體選擇”輸出信號，而當所訪問的存儲單元在1至2兆范圍內時，譯碼器118會產生有效輸出“存儲體選擇”信號。譯碼器116和118的輸出線分別連接到定時電路126和128。其中一個對應于訪問中的存儲體的譯碼器116和118將根據(jù)出現(xiàn)在總線120上的地址產生有效“存儲體選擇”信號，傳送到定時電路，定時電路于是產生包括RAS信號在內的適當操作信號，以訪問所選取的存儲體中所要訪問的存儲單元。這種存取工作方式叫做直接存取方式。
圖2示出了用于交叉存取工作的同樣存儲器的存儲體，其中各存儲體組合使其提供64位寬的存儲器數(shù)據(jù)通路。在此情況下，地址譯碼器130連接到總線120上，且在所訪問的地址在0-2兆的范圍內時將根據(jù)總線120上的地址產生有效的“存儲器選擇”信號。譯碼器130連接到定時邏輯電路126和128，且根據(jù)收到有效“存儲體選擇”信號和在線路129上的RAS定時信號的情況分別將RASO和RASI信號傳送到存儲體112和114。RAS定時信號控制各RASO和RASI脈沖的高/低定時過程。
圖3舉例說明了支持直接存取和交叉存取方式兩者的系統(tǒng)。寄存器132存儲有限定存取工作方式的控制信號(D/I)，存儲器則視乎控制信號以直接存取方式或交叉存取方式加以存取。為達到這個目的，該系統(tǒng)還包括兩個多路轉換器，即MUX 134和136，該兩個轉換器連接到寄存器132上，且工作時當處于交叉存取方式時根據(jù)控制信號D/I將“存儲體選擇”信號從譯碼器130傳送到各存儲體，或者當處于直接存取方式時將“存儲單體選擇”信號從譯碼器116和118傳送到各存儲體。
在設計用于高性能個人計算機的存儲器控制器的過程中(這種設計的一個目的是提供一種既支持交叉存取工作方式也支持直接存取工作方式的存儲器控制器)，我們分析了上述現(xiàn)有技術的設計，且注意到這樣一個關系用一個簡單的“與”電路代替譯碼器130可以使原來用于直接存取方式的兩個譯碼器還可用于交叉存取方式，從而在達到同樣效果的同時減少了電路的數(shù)目。參看圖4，“與”電路140的兩個輸入端連接到譯碼器116和118的輸出端，一個輸出端連接到MUX 134和136的輸入端。在直接存取方式下工作時，MUX134和136會只傳送來自譯碼器116或118的有效輸出信號，這取決于哪一個“存儲體選擇信號”有效。在交叉存取方式下工作時，MUX 134和136會同時傳送來自“與”電路140的有效信號，以便同時訪問兩存儲體112和114。電路40能有效地從兩個實際存儲體產生單邏輯存儲體，其中邏輯存儲體的地址在0-2兆范圍內。
從下面的邏輯論據(jù)應該可以理解本發(fā)明之所以簡單以及采用“與”電路的原因。譯碼器116的輸出只有當所訪問的存儲器單元在0-1兆范圍內時才起作用或處于低態(tài)。譯碼器118的輸出只有當所訪問的存儲單元處在1-2兆范圍內時才起作用或處于低態(tài)。若所訪問的存儲單元超出上述范圍，則上述兩譯碼器的輸出都不起作用或處于高態(tài)。“與”電路140的邏輯是這樣的，即當其中一個或兩個輸入起作用時，其輸出起作用。若兩個輸入處于高態(tài)或不起作用，則輸出會同樣處于高態(tài)或不起作用。
現(xiàn)在參看圖5，圖中所示的數(shù)據(jù)處理系統(tǒng)包括一微處理器10、一存儲器控制器12、一具有多個SIMM 16-1至16-n的存儲器14、一總線接口18、一用以存儲基本輸入/輸出操作系統(tǒng)(BIOS)的只讀存儲器(ROM)20、一用以存儲準備和構形信息的固定RAM(NV RAM)22、一直接存儲器存取(DMA)控制器24、一連接到多個擴展插口27-1至27-n的擴展總線26和一連接到擴展插口27-1的總線主控器28。控制器12是個連接到一CPU總線30和系統(tǒng)總線32上的雙端口控制器。微處理器10與緩沖器34之間連接有數(shù)據(jù)總線30D，接口18與緩沖器35之間則連接有數(shù)據(jù)總線32D。緩沖器34和35由存儲器總線36的數(shù)據(jù)總線36D連接到存儲器14。應該指出，總線26、30、32和36的地址、控制和數(shù)據(jù)總線分別采用其各自的后綴A、C和D命名。
除下面即將談到的控制器12的某些細節(jié)和操作方式外，本系統(tǒng)是按周知的原理構成并采用有許多資料證明、市面上出售的器件的，因而為理解本發(fā)明所需要的有關細節(jié)在這里不再贅述。應該理解的是，為使說明簡明起見，這里都沒有畫出通常數(shù)據(jù)處理系統(tǒng)中應有的許多配套器件和其它器件。
到此為止所述的系統(tǒng)中，存儲器14可由微處理器10、DMA控制器24或總線主控器28存取。鑒于各這類器件的存儲器存取都是類似的，因而下面僅說明處理器10如何對存儲器14進行存取。熟悉本技術領域的人士都知道其它器件也能以類似的方式訪問存儲器。
此外，大家都知道，存儲器有許多不同的配置方式，但為舉例說明本發(fā)明的內容，我們假設存儲器14的最大容量為8個32位寬的SIMM，各SIMM具有一個或兩個存儲體，各存儲體的容量為1或4兆字節(jié)，且能以30-100毫微秒的RAS速率工作。通過使用擴展總線可以增設輔助存儲器。
圖6示出了如何將本發(fā)明結合到存儲器控制器12中。地址總線120接收來自總線30的存儲體地址(圖5)并將該地址輸入譯碼器116和118中。各譯碼器的輸出端接到邏輯電路42的各輸入端，邏輯電路42則包括MUX 134和136以及“與”電路140。輸入/輸出端口40包含寄存器132。當初始配置系統(tǒng)且使用者確定了系統(tǒng)在直接存取方式還是交叉存取方式工作時，寄存器132中的控制信號就借助訪問該端口并在寄存器中書寫適當?shù)腄/L信號加以設定。在正常情況下，系統(tǒng)一旦設定以某給定存取方式工作，就保持處于這種存儲方式。連入寄存器132是為將方式控制信號D/L傳送到邏輯電路42上?？刂破?2還包括狀態(tài)機44，狀態(tài)機44根據(jù)來自總線30的微處理器的地址和控制信號給邏輯電路42提供定時信號，使適當?shù)拇鎯ζ鞴ぷ餍盘?包括RAS信號)傳送到存儲器14中，以訪問包含在編址存儲器存儲單元中的存儲體。
雖然上面是就1兆SIMM來介紹本發(fā)明的，一其中它具有這樣的好處，即可用單一的“與”電路代替一八級譯碼器一但通過增加譯碼器的復雜程度還可以進一步增加上述優(yōu)點，使其可以處理各種大小的SIMM和各種起始地址。
熟悉本技術領域的人士都知道，在不脫離本發(fā)明在本說明書所附的權利要求書中所規(guī)定的范圍的前提下是可以對本發(fā)明的各步驟和各部分的細節(jié)和配置方式進行種種修改的。
權利要求
1.一種數(shù)據(jù)處理系統(tǒng)，包括一微處理器；一存儲器，包括至少兩個存儲體，各存儲體具有預定數(shù)量可編址的存儲單元，且可由包括RAS信號在內的控制信號加以訪問；一存儲器控制器，用以控制對所述存儲器的存儲過程；和一總線，連接在所述微處理與所述存儲器控制器之間，所述總線包括地址、數(shù)據(jù)和控制線路；所述微處理器工作時通過將各地址信號安置在所述地址線路上來啟動存儲器存取，且各控制信號確定所述控制線路上的讀/寫操作；其特征在于，所述存儲器控制器包括多個存儲體地址譯碼器，連接到所述地址線路上，所述譯碼器有兩個與所述各存儲器有聯(lián)系，各譯碼器根據(jù)對所述地址線路上地址譯碼當處于所述有關存儲體的存儲單元范圍中時產生一存儲體選擇信號。一信號邏輯電路，其各輸入端連接到所述兩個譯碼器上，以便從該譯碼器接收所述存儲體選擇信號，并在所述存儲體選擇信號兩者均為無效時產生無效的輸出信號，所述邏輯電路還可以在工作時在所述存儲體選擇信號其中有一個為有效時產生有效輸出信號；和存取方式控制裝置，連接到所述邏輯電路和所述兩個譯碼器的輸出端上，所述存取方式控制裝置有選擇地設定，使其在直接存取方式或交叉存取方式下工作，當所述存取方式控制裝置工作時，當設定到處于直接存取方式時，根據(jù)來自所述解碼器之一的存儲體選擇信號產生單RAS信號，當所述存取方式控制裝置設定到使其處于交叉存取方式時，根據(jù)來自所述邏輯電路的有效信號產生兩個RAS信號。
2.根據(jù)權利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于;所述邏輯電路是個“與”電路。
3.根據(jù)權利要求2所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述存取方式控制裝置包括一寄存器，用以存儲限定所述存儲器控制器將在直接存取方式還是在交叉存取方式工作的控制信號;多路轉換裝置，連接到所述各譯碼器、所述邏輯電路和所述寄存器的各輸入端上，且工作時當所述控制信號為直接存取方式設定時在其中一個輸出端上產生第一信號，當所述控制信號為交叉存取方式設定時產生第二信號;和定時裝置，連接到所述多路轉換裝置和所述存儲體上，用產生包括RAS信號在內的存儲器周期信號以訪問所述各存儲體，所述定時裝置可使其工作得在其處于直接存取方式工作時根據(jù)接收的所述第一信號僅為其中一個所述存儲體產生一單一的RAS信號，所述定時裝置可使其工作得在其處于交叉存取方式工作時根據(jù)接收的所述第二信號為兩個存儲體產生兩個RAS信號。
4.根據(jù)權利要求3所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，輸入/輸出端口，所述寄存器為所述端口的一部分，且在將所述控制信號寫到所述端口過程中是可調定的。
5.一種數(shù)據(jù)處理系統(tǒng)，具有一存儲器和一用以訪問所述存儲器的微處理器，所述存儲器具有多個存儲體，各存儲體包括多個存儲單元，各存儲體的所述各存儲單元具有特定范圍的地址，所述范圍是相鄰接的，所述存儲器可根據(jù)所述微處理器的輸出控制和地址信號加以訪問，其特征在于，其中一個控制器，該控制器包括多個存儲體地址譯碼器，適宜接收來自所述微處理器的地址，并根據(jù)存儲體包含的已編址的存儲單元產生第一存儲體選擇信號;一單一邏輯電路，連接到所述譯碼器中的兩譯碼器上，且工作時根據(jù)接收的所述第一存儲選擇信號中的一個有效信號產生第二存儲體選擇信號;和存取方式控制裝置，連接到所述邏輯電路和所述兩譯碼器上，所述存取方式控制裝置有選擇地調定，使其在直接存取方式下或交叉存取方式下工作，所述存取方式控制裝置能使其工作得使其調定到直接存取方式工作時根據(jù)來自其中一個所述譯碼器的存儲體選擇信號產生RAS信號，所述存取方式控制裝置在將其調定到交叉存取方式時能使其工作得根據(jù)來自所述邏輯電路的有效輸出產生兩個RAS信號。
6.根據(jù)權利要求5所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述邏輯電路是個“與”電路。
7.根據(jù)權利要求6所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述存取方式控制裝置包括一寄存器，用以存儲限定所述存儲器控制器將在直接存取還是在交叉存取方式工作的控制信號;多路轉換裝置，連接到所述各譯碼器的輸出端，所述邏輯電路和所述寄存器能使其工作得在所述控制器信號為直接存取方式而調定時在其中一個輸出端上產生第一信號，在所述控制信號為交叉存取方式而調定時在其一個輸出端上產生第二信號;和定時裝置，連接到所述多路轉換裝置和所述存儲體上，用以產生包括RAS信號在內的存儲器周期信號，以訪問所述存儲體，所述定時裝置能其工作得使其處于直接存取方式工作時根據(jù)接收所述第一第信號只為其中一個所述存儲體產生RAS信號，所述定時裝置還能使其工作得在其處于交叉存取方式下工作時根據(jù)接收所述第二信號為兩存儲體產生兩個RAS信號。
8.根據(jù)權利要求7所述的數(shù)據(jù)處理系統(tǒng)，其特征在于;輸入/輸出端口，所述存儲器為所述端口的一部分，且可在將所述控制信號寫到所述端口時加以調定。
全文摘要
一種數(shù)據(jù)處理系統(tǒng)，包括一處理器，用以在直接存取方式或交叉存取方式下訪問一存儲器。該存儲器包括至少兩個存儲體和兩個為存儲器地址譯碼的譯碼器。該譯碼器產生存儲器體選擇信號。在直接存取方式下，譯碼器的輸出是根據(jù)哪一個存儲體處于編址狀態(tài)而產生的。在交叉存取方式下，兩譯碼器輸出經(jīng)過邏輯“與”運算來選擇包括所選存儲體的地址范圍的兩個存儲體。
文檔編號G11C8/12GK1060731SQ9110858
公開日1992年4月29日 申請日期1991年8月30日 優(yōu)先權日1990年10月1日
發(fā)明者A·阿爾德雷吉亞, D·C·克羅默, R·M·斯塔特斯 申請人:國際商業(yè)機器公司