專利名稱：半導體存儲器件應力狀態(tài)的自動測試設備的制作方法
技術領域：
本發(fā)明涉及半導體存儲器件應力狀態(tài)的測試，更具體地說，涉及一種采用內電壓降電路以測試半導體存儲器件應力狀態(tài)的設備。
在高度集成的半導體存儲器件中，通常采用一種內電壓降電路，這種電路用以將外加電壓降到預定電平的內電壓，供半導體存儲器內部使用。這個內電壓降電路根據(jù)外電壓的電平使半導體存儲器芯片處于正常工作狀態(tài)或應力狀態(tài)，以測試存儲器芯片的可靠性。若存儲器芯片處于應力狀態(tài)，電源電壓就約為6伏至7伏，而在正常狀態(tài)下則采用5伏的電源電壓。在應力狀態(tài)的情況下，存取時間就比正常工作狀態(tài)時的短。如果測試設備只檢測應力狀態(tài)，則采用由諸如電阻器、二極管或MOS(金屬氧化物半導體)晶體管之類的降壓器件構成的電壓降電路，這些器件連接在輸入焊接區(qū)與地電壓端子之間。也就是說，用連接著該輸入焊接區(qū)和電壓降電路的一個節(jié)點的電壓狀態(tài)來檢測應力狀態(tài)。若該節(jié)點的電壓，其電位足以使電壓降電路導通，節(jié)點的電位就進入邏輯“低”態(tài)(在此情況下為應力狀態(tài))，否則節(jié)點的電位進入邏輯“高”態(tài)(在此情況下為正常狀態(tài))，檢測著半導體芯片的狀態(tài)模式。但這有這樣的缺點，即應力電壓的檢測速度會慢下來。


圖1示出了應力狀態(tài)的一般測試電路。應力狀態(tài)是通過將應力電壓直接加到輸入焊接區(qū)1上形成的。在正常狀態(tài)下，由于節(jié)點2的電位從外電源電壓XVcc下降了連接成二極管的NMOS晶體管Q2的閾值電壓，柵極被連接以接收外電源電壓XVcc的PMOS晶體管Q3截止，而柵極被連接以接收外電壓XVcc的NMOS晶體管Q4和Q5導通。于是，由于檢測節(jié)點3有電位處于邏輯“低”態(tài)，且偏壓電路4的輸出處于邏輯“高”態(tài)，PMOS晶體管Q6截止。但如果應力電壓加到輸入焊接區(qū)1上，節(jié)點2的電位變成了從所加的應力電壓減去NMOS晶體管Q1的閾值電壓獲得的電位。由于節(jié)點2因應力電壓引起的電位高于加到PMOS晶體管Q3柵極上的外電源電壓XVcc，因而PMOS晶體管Q3導通。于是，偏壓電路4的輸出電壓處于邏輯“低”態(tài)，內電源電壓IVcc轉入邏輯“高”態(tài)。也就是說，內電路開始檢測應力測試狀態(tài)。在這個情況下，應該指出的是，PMOS晶體管Q3較NMOS晶體管Q4和Q5有較高的驅動電流的能力。之后，這里的內電源電壓IVcc隨外電源電壓XVcc(實際上為XVcc-2VTH′)而升高，如圖4所示。這里VTH′為限壓器5中晶體管Q6和Q7的閾值電壓。但為了測試應力狀態(tài)，需要從外部加應力電壓，這時使用者來說是很不方便的。此外，應力電壓加上之后，，外電源電壓IVcc如圖4所示隨外電源電壓XVcc而升高，因而要精確尋找內電源電壓進入應力測試狀態(tài)電平的時刻很困難。
本發(fā)明的目的是提供一種無需從存儲器件外部施加應力電壓來設定應力測試狀態(tài)的設備。
本發(fā)明采用外電源電壓和內電源電壓的應力狀態(tài)測試電路包括第一電壓節(jié)點，其第一電位隨內電源電壓而變化;第二電壓節(jié)點，其第二電位隨外電源電壓而變化;一個差分放大器，用以接收第一和第二電壓節(jié)點的第一和第二電位，且具有一個輸出節(jié)點;一個絕緣柵極場效應晶體管，其柵極接差分放大器的輸出節(jié)點;一個充電節(jié)點，與絕緣柵極場應晶體管溝道的一端連接，且具有隨外電源電壓而變化的第三電位;和一個觸發(fā)節(jié)點，與絕緣柵極場效應晶體管溝道的另一端連接。
從下面參照附圖對本發(fā)明一些實施例的說明，即可了解本發(fā)明的上述和其它特點。附圖中;
圖1是一般的應力狀態(tài)測試電路圖;
圖2是本發(fā)明的方框圖;
圖3是圖2一個最佳實施例的電路圖;
圖4的曲線比較了圖1和圖3內電壓的波形。
參看圖2。圖中的應力狀態(tài)測試電路包括一個比較器10，用以將內電源電壓IVcc與外電源電壓XVcc進行比較，從而放大內電源電壓IVcc與外電源電壓XVcc進行比較，從而放大內電源電壓IVcc與外電源電壓XVcc之間的電壓差;一個電平觸發(fā)電路20，根據(jù)比較器10的輸出工作;一個偏壓電路，用以將電平觸發(fā)電路20輸出電壓的電位設定給定的電平;和一個PMOS晶體管40，根據(jù)偏壓電路30的輸出電位驅動。
圖3示出了圖2一個最佳實施例的電路圖。若內電源電壓IVcc由電阻器R1和R2進行分壓，則第一電壓節(jié)點11在電阻器R1與R2之間的電位為1/2Vcc。這里電阻器R1和R2的電阻值相同。外電源電壓XVcc也由電阻器R3和R4進行分壓，且電阻器R3與R4之間的第二電壓節(jié)點13產生其值為(1/2)XVcc的電位。在此情況下，電阻器R3和R4的阻值相等。第一和第二電壓節(jié)點11和13成了由PMOS晶體管P1和P2以及NMOS晶體管N1、N2和N3構成的N溝道輸入差分放大器的兩個輸入節(jié)點。PMOS晶體管P1和P2的源極共同接外電源電壓XVcc。NMOS晶體管N3的柵極被連接以接收啟動差分放大器用的基準電壓。NMOS晶體管N3溝道的一端接地電壓Vss。差分放大器的輸出電壓加到電平觸發(fā)電路20上。電平觸發(fā)電路20由一個PMOS晶體管P4和NMOS晶體管N4和N5以及PMOS晶體管P3構成。前三個晶體管的各柵極都接差分放大器的輸出節(jié)點12，后一個晶體管的一個溝道連接在外電源電壓XVcc與PMOS晶體管P4的源極之間，柵極接地電壓Vss。PMOS晶體管P4和NMOS晶體管N4和N5經(jīng)串聯(lián)后接地電壓Vss。PMOS晶體管P4和NMOS的漏極電壓成了觸發(fā)節(jié)點15。觸發(fā)節(jié)點15接偏壓電路30的輸入端。上述結構中的電阻器R1至R4可用二極管或MOS晶體管代替。
參看圖3和圖4。若外電源電壓XVcc升高，第二電壓節(jié)點13的電位就高于第一電壓節(jié)點11的電位。通過NMOS晶體管N2和N3流入地電壓Vss的電流量增加，于是輸出節(jié)點12的電位下降。與此同時，在正常情況下導通的PMOS晶體管P3將電平觸發(fā)電路20PMOS晶體管P4的源極(即充電節(jié)點14)充電到外電源電壓XVcc的電位。若外電源電壓XVcc達到應力電壓(約6至7伏)輸出節(jié)點12和充電節(jié)點14的電位給PMOS晶體管P4的導通創(chuàng)造了條件。就是說，若PMOS晶體管的閾值電壓為-1伏，由輸出節(jié)點12的電壓成了PMOS晶體管P4的柵極電壓VG，充電節(jié)點14的電壓成了PMOS晶體管P4的源極電壓Vs。若源極電壓Vs約為外電源電壓XVcc的7伏，且柵極電壓VG小于6伏，則柵極與源極之間的電壓VGS小于1伏，從而使PMOS晶體管P4導通。于是電平觸發(fā)電路20的觸發(fā)節(jié)點15進入邏輯“高”態(tài)。這時內電源電壓IVcc′在出現(xiàn)應力電壓的時刻Ts時大幅度上升，如圖4所示。這之后，內電源電壓IVcc′隨外電源電壓XVcc增加。在此情況下，應該指出的是，PMOS晶體管P4的電流驅動能力相對地說大于NMOS晶體管N4和N5。因此，在時刻Ts突然升高內電源電壓IVcc′，就肯定可以觸發(fā)觸發(fā)節(jié)點15，使其進入應力狀態(tài)。這是因為，差分放大器的輸出節(jié)點12電位的下降程度與外電源電壓XVcc的上升程度一樣所致。應該理解的是，由于升高幅度與外電源電壓XVcc一樣的電壓系加到履行實際觸發(fā)操作的PMOS晶體管P4的源極上，因而外電源電壓XVcc提高到應力電壓時，大大促進了PMOS晶體管P4上拉電流作用。
如上所述，按照本發(fā)明，無需從外部施加應力電壓就可以使應力狀態(tài)自動形成。此外，當外電源電壓達到應力電壓時，還可以精確求出觸發(fā)成應力狀態(tài)所需的時刻。
盡管到此為止已就本發(fā)明的最佳實施例具體介紹和說明了本發(fā)明的內容，但熟悉本技術領域的人士都知道，在不脫離本發(fā)明的精神實質和范圍的前提下是可以就上述實施例在形式和細節(jié)方面進行上述和其它修改的。
權利要求
1.一種應用外電源電壓和內源電壓來測試半導體存儲器件應力狀態(tài)的電路，其特征在于，它包括一個第一電壓節(jié)點，其第一電位隨所述內電源電壓而變化；一個第二電壓節(jié)點，其第二電位隨所述外電源電壓而變化；一個差分放大器連接以接收所述第一和第二電壓節(jié)點的所述第一和第二電位，且有一個輸出節(jié)點；一個第一絕緣柵極場效應晶體管，其柵極接所述差分放大器的所述輸出節(jié)點；一個充電節(jié)點，與所述第一絕緣柵極場效應晶體管溝道的一端連接，且具有隨所述外電源電壓而變化的第三電位；和一個觸發(fā)節(jié)點，與所述第一絕緣柵極場效應晶體管的所述溝道的另一端連接。
2.如權利要求1所述的電路，其特征在于，所述第一電位接介于所述內電源電壓與地電壓之間的第一分壓裝置的輸出端。
3.如權利要求1所述的電路，其特征在于，所述第二電位接介于所述外電源電壓與地電壓之間的第二分壓裝置的輸出端。
4.如權利要求1所述的電路，其特征在于，它還包括一個偏壓電路，其一個輸入端接所述觸發(fā)節(jié)點;和一個第二絕緣柵極場效應晶體管，通過其柵極連接以接收所述偏壓電路的輸出，所述第二絕緣柵極場效應晶體管有一條接在所述外電源電壓與所述內電源電壓之間的溝道。
5.一種應用外電源電壓和內電源電壓以測試半導體存儲器件應力狀態(tài)的電路，其特征在于，它包括一個差分放大器，連接以接收所述外電源電壓和所述內電源電壓;一個電平觸發(fā)電路，連接以接收所述差分放大器的輸出;一個偏壓電路，連接以接收所述電平觸發(fā)電路的輸出;一個驅動絕緣柵極場效應晶體管，通過其柵極接收所述偏壓電路的輸出，所述驅動絕緣柵極場效應晶體管有一條連接在所述外電源電壓與所述內電源電壓之間的溝道。
6.如權利要求5所述的電路，其特征在于，所述電平觸發(fā)電路包括一個絕緣柵極場效應晶體管有一連接到所述差分放大器輸出端的柵極，且具有一條溝道，該溝道的一端接所述外電源電壓;和一個觸發(fā)節(jié)點，被連接到所述絕緣柵極場效應晶體管所述溝道的另一端，且被耦合到所述偏壓電路的輸入端。
全文摘要
一種高集成度的半導體存儲器件，配備有一個無需從外部加應力電壓就可設定應力測試狀態(tài)的設備。當外電源電壓提高得超過應力電壓時，大幅度提高內電源電壓就可設定應力狀態(tài)的觸發(fā)時刻Ts。
文檔編號G11C29/14GK1069821SQ9210072
公開日1993年3月10日 申請日期1992年1月31日 優(yōu)先權日1991年8月23日
發(fā)明者韓真晚, 李鐘勛 申請人:三星電子株式會社