專利名稱：同步半導(dǎo)體存儲(chǔ)器裝置的數(shù)據(jù)輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體存儲(chǔ)裝置，更具體地說是關(guān)于與外部提供時(shí)鐘同步的進(jìn)行數(shù)據(jù)讀寫操作的同步半導(dǎo)體存儲(chǔ)器裝置的數(shù)據(jù)輸出緩沖器。
動(dòng)態(tài)RAM，典型的可讀/可寫存儲(chǔ)器，是由外部電路例如CPU分別提供和地址迭通脈沖(以后稱為“RAS”)和列地址迭通脈沖(以后稱為“CAS”)信號，以對存儲(chǔ)單元進(jìn)行讀和/或?qū)憯?shù)據(jù)。
圖1A示出了通常使用的動(dòng)態(tài)RAM的讀周期的時(shí)序圖，在RAS信號(被表示為RAS信號的非信號)被啟動(dòng)的“低”狀態(tài)后，行地址信號RA被輸入到存儲(chǔ)器裝置，在CAS信號(被表示為CAS的非信號)被啟動(dòng)到“低”狀態(tài)后，輸入到地址信號CA，與此同時(shí)RAS信號一直保持在有效的周期。結(jié)果，讀出放大器讀出對應(yīng)地址信號輸入的存儲(chǔ)器單元的存儲(chǔ)數(shù)據(jù)。讀出的數(shù)據(jù)通過數(shù)據(jù)輸出緩沖器讀出，當(dāng)上述情況發(fā)生時(shí)，根據(jù)輸出啟動(dòng)信號OE(見圖1B)接通或者斷開數(shù)據(jù)輸出緩沖器的數(shù)據(jù)道徑，眾所周知，輸出啟動(dòng)信號OE是由CPU提供的控制時(shí)鐘和存儲(chǔ)器芯片為數(shù)據(jù)讀出而產(chǎn)生的信號產(chǎn)生的。
在慣例的動(dòng)態(tài)RAM中，在一個(gè)CAS周期內(nèi)，在頁模式的情況僅輸出數(shù)據(jù)的一二進(jìn)制位被讀出，而在半字節(jié)的模式下輸出數(shù)據(jù)的四位被讀出，一旦RAS信號去啟動(dòng)而進(jìn)入預(yù)沖電周期時(shí)，就禁止數(shù)據(jù)的讀出操作，在實(shí)際上，在每一個(gè)讀周期內(nèi)，從RAS信號的啟動(dòng)點(diǎn)到對應(yīng)RAS信號實(shí)質(zhì)上已產(chǎn)生輸出數(shù)據(jù)的那點(diǎn)的時(shí)間間隔tRAC復(fù)蓋是必須要求的，在一個(gè)RAS周期內(nèi)從芯片內(nèi)數(shù)據(jù)輸出到下一個(gè)RAS周期再讀出下一個(gè)數(shù)據(jù)的時(shí)間間隔內(nèi)，數(shù)據(jù)輸入/輸出線被補(bǔ)償并進(jìn)行預(yù)充電，這很明顯，上述的時(shí)間間隔tRAC要比補(bǔ)償和預(yù)充電數(shù)據(jù)輸入/輸出線所須的時(shí)間要長得多，這就是說，當(dāng)前數(shù)據(jù)輸出周期和下一個(gè)數(shù)據(jù)輸出周期之間產(chǎn)生的時(shí)間損失是不必要的。
同樣，根據(jù)各種控制信號慣例的動(dòng)態(tài)RAM非同步地進(jìn)行數(shù)據(jù)存取操作，近而，在當(dāng)前的和下一個(gè)讀周期之間在讀和寫周期之間內(nèi)和在當(dāng)前的和下一個(gè)寫的周期內(nèi)的各種時(shí)間間隔內(nèi)，數(shù)據(jù)總線和輸入/輸出總線被補(bǔ)償和進(jìn)行預(yù)充電，而由集成電路構(gòu)成的存儲(chǔ)器裝置在接收從CPU來的TTL電平信號，在使用它們之前需把它們變換成CMOS電平信號。眾所周知直到現(xiàn)在為止CPU的操作速度已經(jīng)改進(jìn)和遠(yuǎn)遠(yuǎn)超過存儲(chǔ)器裝置的速度，使存儲(chǔ)器的操作更快的需要，以縮短數(shù)據(jù)存取時(shí)間，在制造者中普遍地增加了這種想法。
但由于它們各自的操作結(jié)構(gòu)，使得慣用的異步動(dòng)態(tài)RAM的操作速度僅能起增加到一定程度而不能再增加了。為了解決這個(gè)問題，這就需要發(fā)展這樣的存儲(chǔ)器裝置即該裝置能夠與由CPU提供的外部時(shí)鐘同步地進(jìn)行數(shù)據(jù)讀/寫操作。
因此本發(fā)明的目的是提供一種能夠有效地進(jìn)行數(shù)據(jù)操作的并用來使存儲(chǔ)器裝置與外源提供時(shí)鐘同步操作的數(shù)據(jù)輸出緩沖器。
本發(fā)明的另一個(gè)目的是提供一個(gè)控制裝置能夠在RAS預(yù)充電周期輸出數(shù)據(jù)的數(shù)據(jù)輸出緩沖器的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的另一個(gè)目的是提供一個(gè)半導(dǎo)體存儲(chǔ)器裝置，該裝置具有一能控制數(shù)據(jù)輸出緩沖器與外源提供的時(shí)鐘同步的裝置。
根據(jù)本發(fā)明的一個(gè)方面，半導(dǎo)體存儲(chǔ)器裝置包括了第一個(gè)移位寄存器，該寄存器具有大量的時(shí)鐘級為傳送RAS信號以響應(yīng)時(shí)鐘;一電路，該電路從第一個(gè)移位電路的各級中的某一預(yù)定級中取出數(shù)據(jù)輸出邊緣信號;第一個(gè)鎖存器電路組，其中每一個(gè)接收輸出邊緣信號，通過把諸行地址信號和從第一個(gè)移位電路的相應(yīng)的時(shí)鐘級取出的信號組合以產(chǎn)生包括RAS信號的信息的大量的第一個(gè)等待諸信號;第二個(gè)移位電路，該電路具有大量的時(shí)鐘級以傳送CAS信號以響應(yīng)時(shí)鐘;第二個(gè)鎖存電路組，其中每一個(gè)接收數(shù)據(jù)輸出邊緣信號，通過把列地址諸信號和從第二個(gè)移位電路的相應(yīng)的時(shí)鐘級取出的諸信號組合，以產(chǎn)生包括CAS信號的信息的大量的第二等待諸信號;和接收第一和第二等待信號組的等待組合電路，以產(chǎn)生數(shù)據(jù)輸出控制信號到數(shù)據(jù)輸出緩沖器，這樣，在RAS預(yù)充電周期內(nèi)數(shù)據(jù)輸出緩沖器能產(chǎn)生數(shù)據(jù)輸出。
僅作為實(shí)例參考附圖將更詳細(xì)地介紹本發(fā)明。
圖1是用來描述慣用動(dòng)態(tài)RAM的數(shù)據(jù)輸出過程的時(shí)序圖;
圖1B是慣用動(dòng)態(tài)RAM數(shù)據(jù)輸出緩沖器的電路圖;
圖2示出了使用外部系統(tǒng)時(shí)鐘的應(yīng)用了本發(fā)明的動(dòng)態(tài)RAM的管腳圖;
圖3是根據(jù)本發(fā)明實(shí)施例的數(shù)據(jù)輸出緩沖器的線路原理圖和它的控制線路原理圖。
圖4A是在圖3示出的RAS信號處理器100的詳細(xì)的電路圖;
圖4B是在圖3示出的CAS信號處理器200的詳細(xì)的電路圖;
圖4C是依圖3的讀操作示例的時(shí)序圖;
圖4D是依圖3的讀操作另一個(gè)示例的時(shí)序圖;
圖5是依本發(fā)明另一個(gè)實(shí)施例的數(shù)據(jù)輸出緩沖器的線路原理圖和它的控制線路;
圖6A是圖5內(nèi)所示RAS信號處理器100′的詳細(xì)電路圖;
圖6B是圖5所示CAS信號處理器200′的詳細(xì)電路圖;
圖6C是依圖5的讀操作的一個(gè)實(shí)施例的時(shí)序圖;
圖6D是依圖5的讀操作的另一個(gè)實(shí)施例的時(shí)序圖;
依本發(fā)明的數(shù)據(jù)輸出緩沖器應(yīng)用到存儲(chǔ)器裝置10，該裝置處理所有的信號以響應(yīng)由外源提供的時(shí)鐘(以后稱為“系統(tǒng)時(shí)鐘”)，如圖2所示，它示意地給出了與系統(tǒng)時(shí)鐘SC同步操作的同步動(dòng)態(tài)RAM的基本管腳結(jié)構(gòu)圖。在圖中，Vcc表示電源針腳，W是寫控制信號輸入針腳，DIN是數(shù)據(jù)輸入針腳，A0-A10是地址輸入針腳，Dout是數(shù)據(jù)輸出針腳，TF是測試針腳，Vss是接地針腳，RAS是行地址選通脈沖輸入針腳，CAS是列地址選通信號輸入針腳，而，以CPU未示出接收系統(tǒng)時(shí)鐘的針腳SC也示出，在該公開中，本發(fā)明的各種實(shí)施例將使用動(dòng)態(tài)RAM，以簡化解釋發(fā)明的概念，應(yīng)注意，然而，其它的存儲(chǔ)器裝置例如靜態(tài)RAM也能用來作同樣的目的使用，還應(yīng)注意的是，在下面描述本發(fā)明的實(shí)施例中，存儲(chǔ)單元的數(shù)據(jù)是同步系統(tǒng)時(shí)鐘并以它為參考時(shí)鐘進(jìn)行存取的。
圖3示出了產(chǎn)生等待信號RCLAT以控制數(shù)據(jù)輸出緩沖器400和數(shù)據(jù)輸出緩沖器400如何操作使用等待信號RCLAT，在圖中，RAS信號處理器100接收系統(tǒng)時(shí)鐘SC，RAS主時(shí)鐘PIR和行地址組合信號RL1-RLm和輸出RAS等待信號RLINFl至RLINFi，和甚至在RAS預(yù)充電周期間數(shù)據(jù)輸出邊緣信號PIRD能確保數(shù)據(jù)輸出RAS主時(shí)鐘PIR是在RAS信號已經(jīng)進(jìn)入有效周期或者已經(jīng)被啟動(dòng)后為同步系統(tǒng)時(shí)鐘SC觸發(fā)而產(chǎn)生的信號，這里術(shù)語“RAS等待”是指一個(gè)時(shí)間間隔，該間隔從RAS信號啟動(dòng)點(diǎn)到對應(yīng)RAS信號已產(chǎn)生輸出所包括的時(shí)間間隔，另一方面，CAS信號處理器200接收系統(tǒng)時(shí)鐘SC，CAS主時(shí)鐘PIC，列地址組合信號CLl-CLn和由RAS信號處理器100產(chǎn)生的數(shù)據(jù)輸出邊緣信號PIRD和產(chǎn)生CAS等待信號CLINFl到CLINFj，CAS主時(shí)仲信號PIC，和PIR的信號的情況一樣，是在CAS信號已經(jīng)進(jìn)入有效周期或已經(jīng)被啟動(dòng)以后由同步系統(tǒng)時(shí)鐘SC而觸發(fā)產(chǎn)生的信號，術(shù)語“CAS等待”是指一個(gè)時(shí)間間隔，它是從CAS信號的啟動(dòng)點(diǎn)到對應(yīng)CAS信號產(chǎn)生輸出的時(shí)間點(diǎn)所包括的時(shí)間間隔。
由RAS信號處理器100和CAS信號處理器200分別產(chǎn)生的RAS等待信號RLINFl-RLINFi和CAS等待信號CLINFl-CLINFj均輸入到等待組合電路300，它包括有邏輯門電路例如或門，與非門和反相器，等待組合器300使用RAS等待信號，RLINFl-RLINFi和CAS等待信號CLINFl-CLINFj產(chǎn)生包括RAS等待信號和CAS等待信號的等待信號RCLAT，然后輸入等待信號RCLAT到數(shù)據(jù)輸出緩沖器400，可以這樣理解，等待信號RCLAT控制著數(shù)據(jù)輸出緩沖器400的數(shù)據(jù)傳輸路徑和數(shù)據(jù)輸出的時(shí)間間隔，等待信號RCLAT作為圖1B所示慣用的數(shù)據(jù)輸出緩沖器的輸出啟動(dòng)信號OE應(yīng)注意，等待信號RCLAT能由RAS信號和CAS信號共同產(chǎn)生或由這些信號中任一個(gè)產(chǎn)生，例如根據(jù)本發(fā)明圖3實(shí)施例僅使用RAS信號時(shí)，在僅使用RAS信號處理器100時(shí)通過變化RAS等待信號RLINFl-RLINFj中的一個(gè)為有效狀態(tài)時(shí)產(chǎn)生等待信號RCLAT和移去CAS信號處理器200和輸入有效的信號進(jìn)入組合電路300。
圖4A和4B是在圖3中分別用方框標(biāo)出的RAS信號處理器100和CAS信號處理器200的詳細(xì)電路組態(tài)的實(shí)例，如圖4A所示，RAS信號處理器100是由移位寄存器110組成，它包括有m個(gè)時(shí)鐘級RCSl-RCSm，m個(gè)與非門RND2-RNDm每個(gè)分別地接收行地址信號RL2-RLm和分別位于所有時(shí)鐘級(不算第一時(shí)鐘級)的節(jié)點(diǎn)RN2-RNm的電壓，反相器113、114串聯(lián)聯(lián)接以提供數(shù)據(jù)輸出邊緣信號PIPD，該信號從某一時(shí)鐘級的結(jié)點(diǎn)取出(在圖4A的情況，在第三時(shí)鐘級RCS3的結(jié)點(diǎn)RN3)送到CAS信號處理器200，與非門106和108每個(gè)接收與非門RND2-RNDm當(dāng)中兩個(gè)相鄰與非門的輸出信號，另外的與非門107和109每個(gè)分別接收數(shù)據(jù)輸出邊緣信號PIRD，和j個(gè)鎖存電路RNDL1-RNDLi產(chǎn)生第i個(gè)RAS鎖存信號RLINF1-RLINFi。
在鎖存器RNDL1-RNDLi當(dāng)中，與數(shù)據(jù)輸出邊緣信號PIRD被取出的時(shí)鐘級之前的(或左手側(cè)的)那些時(shí)鐘級所聯(lián)的相應(yīng)的鎖存器電路，聯(lián)連到接收時(shí)鐘級PCS2-RCSm中相鄰兩個(gè)時(shí)鐘級的輸出信號的與非門的輸出信號，位于數(shù)據(jù)輸出邊緣信號PIRD被取出的時(shí)鐘級的后邊(右手側(cè))的余下的鎖存電路聯(lián)接到接收連續(xù)三個(gè)時(shí)鐘級輸出信號的與非門，如果數(shù)據(jù)輸出邊緣信號PIRD是從第一時(shí)鐘級RCS1的節(jié)點(diǎn)RN1中取出而不是從第三時(shí)鐘級RCS3的節(jié)點(diǎn)RN3，所有鎖存電路RNDL1-RNDLi分別連續(xù)接收三個(gè)與非門RND1/RND2/RND3;RND4/RND5/RND6……和RNDm-2/RNDm-1/RNDm。
第一個(gè)時(shí)鐘級RCS1是由轉(zhuǎn)送門TG1和鎖存器L1相串聯(lián)和通過反相器111和112相串聯(lián)接收RAS主時(shí)鐘PIR所組成，轉(zhuǎn)送門TG1-TG10包括在相應(yīng)的各級中，P-型傳送門TG1、TG3、TG5、TG7、TG9和n-型轉(zhuǎn)送門TG2、TG4、TG6、TG8、TG10分別設(shè)置并且都受系統(tǒng)時(shí)鐘SC的控制，當(dāng)系統(tǒng)時(shí)鐘SC進(jìn)入“高”狀態(tài)時(shí)，n型傳送門TG2、TG4、TG6、TG8、TG10都打開，根據(jù)圖4A的實(shí)施例，甚至在RAS信號已經(jīng)進(jìn)入預(yù)充電周期之后進(jìn)一步產(chǎn)生兩個(gè)輸出數(shù)據(jù)，這是因?yàn)閿?shù)據(jù)輸出邊緣信號PIRD是從第三個(gè)時(shí)鐘級RCS3的節(jié)點(diǎn)RN3取出的，然而，甚至在RAS預(yù)充電周期內(nèi)根據(jù)應(yīng)產(chǎn)生多少個(gè)輸出數(shù)據(jù)位而改變數(shù)據(jù)輸出邊緣信號PIRD的取出位置。數(shù)據(jù)輸出邊緣信號PIRD的取出位置和在RAS預(yù)充電周期內(nèi)希望產(chǎn)生輸出數(shù)據(jù)位的數(shù)目之間的關(guān)系將在下面詳細(xì)地加以解釋。
參看圖4B，CAS信號處理器200具有移位寄存器210、它和在圖4A示出的RAS的信號處理器100電路組態(tài)的情況一樣由n個(gè)時(shí)鐘級CCS1-CCSn，以及n個(gè)與非門CND1-CNDn每一個(gè)接收相應(yīng)時(shí)鐘級CCS1-CCSn的結(jié)點(diǎn)CN1-CNn的信號和列地址組合信號CL1-CLn。從兩個(gè)相鄰時(shí)鐘級輸出的信號分別輸入到相鄰與非門207和209，與非門208和210各接收或非門206的輸出信號或非門206接收數(shù)據(jù)輸出邊緣信號PIRD和寫主時(shí)鐘PIWR到通知數(shù)據(jù)輸出邊緣信號PIRD的狀態(tài)，此與非門208和210和與非門207和209一塊構(gòu)成j個(gè)鎖存器電路CNDLl-CNDLj以產(chǎn)生了個(gè)等待信號CLINF1-CLINFj。
參看圖4C，在RAS信號已經(jīng)進(jìn)入有效周期的“低”狀態(tài)后，RAS時(shí)鐘PIR與系統(tǒng)時(shí)鐘SC的上升緣同步被啟動(dòng)到“高”狀態(tài)。類似地，在CAS信號已經(jīng)進(jìn)入到有效周期并在“低”狀態(tài)后，CAS主時(shí)鐘PIC與系統(tǒng)時(shí)鐘SC的上升緣同步被啟動(dòng)到“高”狀態(tài)。如圖4A所示，提供到時(shí)鐘級RCS1的RAS主時(shí)鐘PIR在系統(tǒng)時(shí)鐘SC的第三個(gè)脈沖的上升沿被傳送到節(jié)點(diǎn)RN3。應(yīng)注意，分別在圖4A和4B示出的移位寄存器110和210的每一時(shí)鐘初始值是在“低”狀態(tài)和僅僅在行地址組合信號RL2-RLm中的行地址信號RL3是在“高”狀態(tài)。類似地，僅僅在列地址組合信號CL1-CLn中的信號CL2是在“高”狀態(tài)。這里省略設(shè)置行地址組合信號的詳細(xì)描述因?yàn)檫@是該領(lǐng)域的公知技術(shù)。如前所述，行和列地址組合信號和一些初始設(shè)置到“高”狀態(tài)和信號初始設(shè)置“高”狀態(tài)是由在RAS信號或CAS信號有效以后多少個(gè)系統(tǒng)時(shí)鐘SC脈沖應(yīng)該被產(chǎn)生而決定的。這就是，如時(shí)間圖所示，僅當(dāng)在圖4A所示行地址組合信號RL2-RLm中的信號RL3被提供給與非門RND3是“高”狀態(tài)時(shí)，在RAS信號是有效的以后所產(chǎn)生的系統(tǒng)時(shí)鐘SC的脈沖P3的上升緣輸出數(shù)據(jù)是由圖3所示的數(shù)據(jù)輸出緩沖器400產(chǎn)生。僅當(dāng)圖4B所示的列地址組合信號CL1-CLn中的信號CL2提供給與非門CND2是“高”狀態(tài)時(shí)在CAS是有效的以后在系統(tǒng)時(shí)鐘SC的脈沖P3的上升緣輸出數(shù)據(jù)通過圖3所示的數(shù)據(jù)緩沖器400產(chǎn)生。
由于節(jié)點(diǎn)RN3的電位，時(shí)鐘級RCS3的輸出，是在“高”狀態(tài)，除與非門RND3外與非門RND2，RND4-RNDm的輸出均在“高”狀態(tài)，行地址組合信號RL3是在“高”狀態(tài)，和所有其余的行地址組合信號RL2，RL4-RLm是在“低”狀態(tài)。另一方面，通過串聯(lián)聯(lián)接并從節(jié)點(diǎn)RN3的反相器113和114產(chǎn)生的數(shù)據(jù)輸出邊緣信號PIRD在有效周期是“高”狀態(tài)，但和RAS信號在有效周期是“低”狀態(tài)相比較，該“高”狀態(tài)已經(jīng)延遲了系統(tǒng)時(shí)鐘SC的三個(gè)脈沖，這是因?yàn)閿?shù)據(jù)輸出邊緣信號PIRD是從移位寄存器110的第三個(gè)時(shí)鐘級RCS3中取出的。依此，當(dāng)數(shù)據(jù)輸出邊緣信號PIRD在有效周期是“高”狀態(tài)，與非門106從與非門RND3接收“低”狀態(tài)信號，僅僅鎖存器電路RLDL1的輸出的RAS等待信號RLINF1是“高”狀態(tài)。
如圖3所示，RAS等待信號RLINF1的“高”狀態(tài)提供給等待組合電路300和數(shù)據(jù)輸出邊緣信號PIRD提供給CAS信號處理器200。在圖4B在CAS信號處理器200中在CAS主時(shí)鐘PIC已經(jīng)啟動(dòng)為“高”狀態(tài)后，而首先出現(xiàn)的系統(tǒng)時(shí)鐘SC的脈沖P3的上升緣，第二個(gè)時(shí)鐘級CCS2的節(jié)點(diǎn)CN2的電位升到“高”狀態(tài)，同樣，由于僅列地址組合信號CL1-CLn中的信號CL2根據(jù)前述的情況是在“高”狀態(tài)，在與非門CND1-CNDn當(dāng)中僅僅與非門CND2的輸出變?yōu)椤暗汀睜顟B(tài)。近而，數(shù)據(jù)輸出邊緣信號PIRD被反相，然后，和在讀操作時(shí)去啟動(dòng)為“低”狀態(tài)的寫主時(shí)鐘PIWR一塊輸入到或非門206?；蚍情T206的輸出送到鎖存電路CNDL1-CNDLj的與非門208和210。因此，類似于圖4A，鎖存器電路CNDL1-CNDLj產(chǎn)生CAS等待信號CLINF1-CLINFj以響應(yīng)與非門CND1-CNDn的輸出。依此，CAS等待信號CLINF1是輸出“高”狀態(tài)而數(shù)據(jù)輸出邊緣信號PIRD在有效周期是“高”狀態(tài)。CAS等待信號CLINF1和RAS等待信號RLINF1一塊提供給圖3的等待組合電路300，最后，如圖3所示，僅輸入到等待組合電路300內(nèi)的RAS等待信號RLINF1-RLINFj中的一個(gè)變?yōu)椤案摺睜顟B(tài)。依此，在送入到數(shù)據(jù)輸出緩沖器400之前，等待組合電路300的輸出的等待信號RCLAT變?yōu)椤案摺睜顟B(tài)。如時(shí)序圖所示，由于等待信號RCLAT保持在“高”狀態(tài)而同時(shí)數(shù)據(jù)輸出邊緣信號PIRD也維持在“高”狀態(tài)，從存儲(chǔ)陣列通過數(shù)據(jù)輸出緩沖器400已經(jīng)輸出的數(shù)據(jù)進(jìn)行輸出。應(yīng)特別注意的是，甚至在RAS信號進(jìn)入了預(yù)充電周期在“高”狀態(tài)后仍產(chǎn)生兩位輸出數(shù)據(jù)，然而在慣用的存儲(chǔ)裝置中，在RAS信號在預(yù)充電周期是不能輸出數(shù)據(jù)的。
和圖4A的圖不一樣，圖4D示出了讀時(shí)間的情況，其中數(shù)據(jù)輸出邊緣信號PIRD是從第二個(gè)時(shí)鐘級RCS2結(jié)點(diǎn)RN2取出的，在本發(fā)明的實(shí)施例應(yīng)用到存儲(chǔ)裝置的情況下根據(jù)數(shù)據(jù)輸出邊緣信號PIRD取出的位置可以看出，在RAS預(yù)充電周期內(nèi)要被輸出的數(shù)據(jù)位的數(shù)目可以自由地調(diào)整。因?yàn)檫@可通過時(shí)間狀態(tài)了解。數(shù)據(jù)輸出邊緣信號PIRD與在RAS信號已經(jīng)有效后而產(chǎn)生的系統(tǒng)時(shí)鐘SC的脈沖P2的上升沿同步地產(chǎn)生和隨后激活(即觸發(fā))為“高”狀態(tài)。同樣，當(dāng)比較圖4C中的CAS觸發(fā)點(diǎn)時(shí)，圖4C所示的CAS的觸發(fā)延遲了系統(tǒng)時(shí)鐘SC的一個(gè)周期，這很明顯，當(dāng)和RAS等待信號RLINF和比較時(shí)在延遲一個(gè)系統(tǒng)時(shí)鐘周期后CAS等待信號CLINF1被輸入到圖3等待組合電路300。依此，當(dāng)RAS和CAS等待信號RLINF和CLINF兩者均啟動(dòng)到“高”狀態(tài)時(shí)，控制數(shù)據(jù)輸出緩沖器400的等待信號RCLAT變?yōu)椤案摺睜顟B(tài)，這樣啟動(dòng)數(shù)據(jù)輸出緩沖器400去輸出數(shù)據(jù)。相應(yīng)圖4C的情況，由于數(shù)據(jù)輸出邊緣信號PIRD的觸發(fā)周期被縮短了一個(gè)系統(tǒng)時(shí)鐘周期，確保的輸出數(shù)據(jù)位的數(shù)目在RAS信號已經(jīng)被預(yù)充電后變?yōu)橐晃?，如圖4C和4D所示，根據(jù)數(shù)據(jù)輸出邊緣信號PIRD的取出位置，在RAS信號已被預(yù)充電以后產(chǎn)生的輸出數(shù)據(jù)的數(shù)目在下一個(gè)RAS周期開始前能夠自由地增加或減少;這就是說，在該時(shí)間間隔中排除了補(bǔ)償和預(yù)充電輸入輸出線所需要的時(shí)間。
參看圖5，它給出了本發(fā)明的另外一個(gè)實(shí)施例，RAS信號處理器100′和CAS信號處理器200′分別包括了移位寄存器，每一個(gè)時(shí)鐘級的結(jié)構(gòu)和圖4A和4B的移位寄存器110和210的結(jié)構(gòu)是相同的，但包括在移位寄存器內(nèi)的時(shí)鐘級的數(shù)目每一個(gè)均比在圖4A和4B的移位寄存器110和210的時(shí)鐘級的數(shù)目少一個(gè)。近而，移位級350聯(lián)到圖3等待組合電路300的輸出，這樣通過移位級350產(chǎn)生等待信號RCLAT，其它的組態(tài)如前述的本發(fā)明的實(shí)施例相同。圖5的RAS信號處理器和CAS信號處理器100′，200′的詳細(xì)電路圖分別在圖6A和6B中示出。圖6C的時(shí)序圖給出了數(shù)據(jù)的讀操作情況，其中，數(shù)據(jù)輸出邊緣信號PIRD是從圖6A的RAS信號處理器100′的移位寄存器的第二級RCS2中取出。圖6D的時(shí)序圖給出了讀操作的情況，其中，數(shù)據(jù)輸出邊緣信號PIRD是從第一級RCS1的節(jié)點(diǎn)RN1取出。根據(jù)在圖5和圖6A-6D示出的本發(fā)明的另一個(gè)實(shí)施例的操作和在圖3和圖4A-4D的本發(fā)明的實(shí)施例重復(fù)，因此就不再敘述了。
在前敘本發(fā)明的實(shí)施中，等待信號被描述為具有RAS信號和CAS信號的信息的信號，它可由RAS信號或CAS信號產(chǎn)生。例如在圖3的電路中僅使用RAS信號的情況下，在僅使用RAS信號處理器100的情況下，RAS等待信號RLINF1-RLINFj中的一個(gè)變?yōu)閱?dòng)的狀態(tài)，并提供給等待組合電路300，而無須CAS信號處理器200以產(chǎn)生CAS等待信號。
到目前為止的敘述，根據(jù)使用RAS和/或CAS地址選用信號的信息，本發(fā)明的存儲(chǔ)器裝置能夠控制輸出數(shù)據(jù)與外源提供的系統(tǒng)時(shí)鐘SC同步。因此，本發(fā)明允許使用由CPU提供的高頻時(shí)鐘的存儲(chǔ)器裝置在較快的操作速度下有效地控制數(shù)據(jù)輸出。近而，甚至在RAS預(yù)充電后至少直到下一個(gè)RAS周期開始時(shí)，本發(fā)明能產(chǎn)生正常的數(shù)據(jù)輸出。因此，在一個(gè)RAS周期內(nèi)本發(fā)明能夠產(chǎn)生的輸出數(shù)據(jù)比用慣用的存儲(chǔ)器裝置產(chǎn)生的輸出數(shù)據(jù)的數(shù)目要多。
權(quán)利要求
1.包括數(shù)據(jù)輸出緩沖器并接收時(shí)鐘的半導(dǎo)體存儲(chǔ)裝置包括響應(yīng)所說的時(shí)鐘并根據(jù)地址選通信號和預(yù)定的組合信號用于控制所說的數(shù)據(jù)輸出緩沖器的產(chǎn)生控制信號的裝置。
2.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置，其特征是;所說的地址選通信號是行地址選通脈沖信號。
3.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置，其特征是;所說的地址選通信號是列地址選通脈沖信號。
4.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置，其特征是;所說的地址選通信號是行和列地址選通脈沖信號。
5.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置，其特征是;所說的時(shí)鐘是由外源提供的。
6.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置，其特征是;所說的組合信號是地址組合信號。
7.包括數(shù)據(jù)輸出緩沖器并接收地址選通信號和時(shí)鐘的半導(dǎo)體存儲(chǔ)裝置包括響應(yīng)具有預(yù)定周期的所說時(shí)鐘，用于為傳送所說地址選通信號的包括多個(gè)時(shí)鐘級的移位裝置;在所說的時(shí)鐘級中從預(yù)定的時(shí)鐘級取出數(shù)據(jù)輸出邊緣信號的裝置;接收所說的數(shù)據(jù)輸出邊緣信號，以產(chǎn)生和所說時(shí)鐘級的輸出和地址信號輸入相關(guān)的數(shù)據(jù)輸出緩沖器控制信號并將該信號提供給數(shù)據(jù)輸出緩沖器的裝置。
8.如權(quán)利要求7的半導(dǎo)體存儲(chǔ)裝置，其特征是;由半導(dǎo)體存儲(chǔ)器裝置的外源提供所述的時(shí)鐘信號。
9.具有數(shù)據(jù)輸出緩沖器并接收行地址選通信號和列地址選通信號的半導(dǎo)體存儲(chǔ)裝置，包括第一移位裝置，具有用于傳送響應(yīng)具有預(yù)定周期的時(shí)鐘所說行地址選通信號的大量時(shí)鐘級。從所說第一移位裝置的級中的某一預(yù)定級取出數(shù)據(jù)輸出邊緣信號的裝置;第一組合裝置，接收所說數(shù)據(jù)輸出邊緣信號，通過組合行地址信號和由所說第一移位裝置的各自的時(shí)鐘級取出的信號，以產(chǎn)生具有所述行地址選通信號的信息的大量的第一等待信號;第二移位裝置，具有用于傳送響應(yīng)所說時(shí)鐘的所說列地址選通信號的大量的時(shí)鐘級;第二組合裝置，接收所說的數(shù)據(jù)輸出邊緣信號，通過組合列地址信號和所說第二移位裝置的各自的時(shí)鐘級取出的信號，產(chǎn)生包含有列地址選通信號信息的大量第二等待信號;和第三組合裝置，接收所說第一和第二等待信號以產(chǎn)生所說數(shù)據(jù)輸出緩沖器的數(shù)據(jù)輸出控制信號。
10.如權(quán)利要求9的半導(dǎo)體存儲(chǔ)裝置，其特征是半導(dǎo)體存儲(chǔ)裝置的外源提供所說的時(shí)鐘。
全文摘要
一種數(shù)據(jù)輸出緩沖器用來同步半導(dǎo)體存儲(chǔ)裝置，與外部時(shí)鐘同步地進(jìn)行數(shù)據(jù)的讀/寫，半導(dǎo)體存儲(chǔ)裝置包括第一移位寄存器，含有轉(zhuǎn)送RAS信號的大量時(shí)鐘級；從第一移位電路預(yù)定級取出數(shù)據(jù)輸出邊緣信號的電路；第一鎖存電路，產(chǎn)生具有RAS信號信息的大量第一等待信號；第二移位電路，具傳送CAS信號的大量時(shí)鐘級；第二鎖存電路，產(chǎn)生含CAS信號信息的大量第二等待信號；等待組合電路，接收第一和第二等待信號，以產(chǎn)生數(shù)據(jù)輸出控制信號到數(shù)據(jù)輸出緩沖器。
文檔編號G11C7/10GK1089748SQ9311414
公開日1994年7月20日 申請日期1993年9月30日 優(yōu)先權(quán)日1992年10月2日
發(fā)明者李鎬哲 申請人:三星電子株式會(huì)社