專利名稱：串行存取的存儲器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存貯器裝置，尤指一種串行存取的集成電路存儲器裝置。
為了滿足最近多媒體電腦系統(tǒng)的需求，集成電路存貯裝置近來已被用于貯存大量數(shù)據(jù)，例如語音或影像數(shù)據(jù)。語音或影像數(shù)據(jù)具有數(shù)據(jù)連續(xù)的特性，換言之，這類數(shù)據(jù)，大多數(shù)情形下，是以時序方式(sequentially)或串行(serially)方式存取的。
傳統(tǒng)的有關(guān)技術(shù)，有兩種方式處理數(shù)字式語音貯存。第一種方式采用芯片將語音控制器與語音存貯器整合在一集成電路內(nèi)。這種方式的設(shè)計缺乏系統(tǒng)兼容性。比如說，12英寸語音錄放系統(tǒng)所需的最少存儲器容量與6英寸所需的并不相同。在這種情況下，雖然芯片內(nèi)的控制器部分仍能滿足使用者的需求，卻因存儲器本身容量不足，而必須更換整個芯片。
第二種方式采用兩個芯片的方案，如

圖1所示。第一芯片13負責語音控制功能，而第二芯片11負責語音貯存功能。這種方式顯然比第一種方式有兼容性。但這一方式仍有許多缺點。第一個缺點是需要太多的輸出/入腳(pins)。以256K的靜態(tài)存貯器(SRAM)為例，所須的接口腳至少包括A0～A14地址線，D0～D7數(shù)據(jù)線，存儲器讀(RD)及寫(WR)控制線，芯片選擇(CS)線，Vdd及Vss線。第二個缺點是存儲器擴展的可行性。當需要從256K擴展至1M時，芯片11需要增加兩條地址線A15及A16。第三個缺點是第一芯片13的輸入/入腳的需求。因存儲器芯片11被存取時控制器13須知道何時到達該存貯器的終點，因而控制器13需要至少一條選擇信號線M1、M2，根據(jù)M1、M2的輸入值控制器13知道此時所采用存儲器11的容量。
為了克服上述現(xiàn)有技術(shù)的缺點，本發(fā)明的第一個目的是提供一串行存取存貯器，其所須的輸出/入腳比現(xiàn)有技術(shù)的管腳數(shù)少。
本發(fā)明的第二個目的，是提供一串行存取存貯器，其只須一數(shù)據(jù)線、一地址時鐘脈沖線、一時鐘脈沖線以及一存取控制線便可進行串行式存取。
本發(fā)明的第三個目的，是提供一串行存取存貯器，其輸出/入腳的數(shù)目是與其存儲器容量無關(guān)。
本發(fā)明的第四個目的，是提供一串行存取存貯器，對此存貯器進行串行式存取時，只須由控制器取得存貯器存取的第一個地址值。
為達到本發(fā)明的目的，本發(fā)明中的串行式存取存貯器裝置，具有一第一數(shù)據(jù)端及一存貯單元陣列，該存貯單元陣列具有多數(shù)個地址，此存貯裝置包含一移位寄存器，其響應(yīng)一地址時鐘脈沖信號，將存貯器裝置一串行存取動作的第一個地址值貯存，此移位寄存器具一第一輸入端與所述第一數(shù)據(jù)端連結(jié);
一地址解碼電路，其響應(yīng)一存取控制信號、所述第一地址值、所述地址時鐘脈沖信號及一時鐘脈沖信號，對所述存貯單元陣列內(nèi)的多數(shù)個地址進行串行存取動作。
圖示的摘要說明圖1是現(xiàn)有技術(shù)的語音錄放系統(tǒng)的示意圖。
圖2是本發(fā)明中的一語音錄放系統(tǒng)的示意圖。
圖3是本發(fā)明中存貯器存取時第一個地址值的移位時序圖。
圖4是本發(fā)明中串行存取存貯器的詳細功能方框圖。
圖5是本發(fā)明進行存貯器寫入的相關(guān)信號時序圖。
圖6是圖4中邊緣檢測器的詳細電。
圖7是寫入信號及讀出信號的產(chǎn)生電路圖。
圖8是本發(fā)明的第二實施例的詳細功能方塊圖。
圖9是圖8中置“0”電路的詳細電路圖。
圖10是圖9中信號的時序圖。
圖11是同時具有置“0”功能以及邊緣檢測功能的另一電路圖。
如圖2所示，本發(fā)明的串行存取存貯裝置21是與一語錄放控制器23連結(jié)。其間的接口包含一時鐘脈沖線(CLK)230、一地址時鐘脈沖(ADD CLK)210、一雙向數(shù)據(jù)線(DATA)220、一存貯器讀寫(WR/RD)線240、一芯片選擇(CS)線250以及存貯器終點(EOM)線260。存貯器讀/寫線240是用于存貯器存取控制。
存儲器裝置21具有多數(shù)個地址，其內(nèi)的值可經(jīng)由數(shù)據(jù)線220被串行存取。存儲器裝置21的數(shù)據(jù)輸入端(DATA)在一第一時段以串行方式將存貯器裝置的一串行存取動作的第一個地址值輸入，并在一剩余時段以串行方式使一數(shù)據(jù)移位。存貯器存取時第一個地址值在數(shù)據(jù)線220上移位的時序如圖3所示。
如圖4所示，存貯器裝置21具有一移位寄存器42，其響應(yīng)一地址時鐘脈沖信號210，將存儲器裝置一串行存取動作的第一個地址值貯存。此移位寄存器具一第一輸入端與第一數(shù)據(jù)端(DATA)連結(jié)。存貯器裝置21具有一地址解碼電路44，其響應(yīng)讀出(READ)信號242、寫入(WRITE)信號241、第一地址值信號421及地址時鐘脈沖信號210，對存貯器單元陣列46內(nèi)的多數(shù)個地址進行串行存取動作。讀信號242、寫信號241兩者與時鐘脈沖信號230及存貯器讀/寫控制信號240有關(guān)，其詳細關(guān)系在后面有詳細描述，如圖7所示。
移位寄存器42具有N個數(shù)據(jù)寄存器420，它們互相串接構(gòu)成此移位寄存器42。N個數(shù)據(jù)寄存器中的每一個具有一數(shù)據(jù)輸出端(Q)、一時鐘脈沖輸入端(CLK)及一數(shù)據(jù)輸入端(D)，第一個數(shù)據(jù)寄存器的數(shù)據(jù)輸入端為移位寄存器42的第一輸入端并與數(shù)據(jù)輸入端(DATA)連結(jié)。每一數(shù)據(jù)寄存器420的時鐘脈沖端輸入地址時鐘脈沖信號210。
地址解碼電路44具有一地址鎖存/計數(shù)器442，它具有N個輸入端，每一輸入端與一對應(yīng)數(shù)據(jù)寄存器420的數(shù)據(jù)輸出端(Q)連結(jié)，以便響應(yīng)一裝入(Load)信號448，將第一地址值鎖存，并響應(yīng)一增量(increment)信號446將存取地址值逐次增加。地址解碼電路44具有-EOM端，它在此存儲單元陣列46的最后一個地址被存取時，輸出一存貯器終點(End of Memory)信號260。
地址解碼電路44進一步包含一邊緣檢測器444，其響應(yīng)存取控制信號240、時鐘脈沖信號230以及地址時鐘脈沖信號210，以便產(chǎn)生裝入信號448及增量信號446。
串行式存取存貯器裝置21具有一數(shù)據(jù)緩沖器48分別與數(shù)據(jù)輸入端(DATA)及存貯單元陣列46連結(jié)，并響應(yīng)存取控制信號240及時鐘脈沖信號230，以串行方式使所述數(shù)據(jù)移位。
本發(fā)明將存儲器寫入動作時的信號時序示于圖5，由其中可知當最后一存儲地址內(nèi)的值被存取時，存貯器終點(End of Memory)信號260動作(asserted)。圖5的信號中，當存取控制信號240在控制器23作用下變?yōu)楦唠娖綍r，為存儲器寫入動作，而存取信號240在控制器23作用下變?yōu)榈碗娖綍r，存儲器讀出動作。
在圖6中，示出了邊緣檢測器444的一實施例。它具有一與非門60、一第一或非門62、一第二或非門64、一非門66、一延遲電路67及一與門68。與非門60有兩個輸入端分輸入一讀信號242及一寫信號241，并有一個輸出端產(chǎn)生增量信號446。第一或非門62，具有一第一輸入端、一第二輸入端及一第一輸出端。第一輸入端輸入增量信號446。第二或非門64具有一第三輸入端、一第四輸入端及一第二輸出端。第三輸入端輸入地址時鐘脈沖信號210，第四輸入端與第一或非門62的第一輸出端連結(jié)，而第二輸出端與第一或非門62的第二輸入端連結(jié)并產(chǎn)生一第二輸出信號641。非門66，具有一第五輸入端及一第三輸出端，第五輸入端與第二或非門64的第二輸出端連結(jié)，而第三輸出端產(chǎn)生一第三輸出信號661。與門68，響應(yīng)第二輸出信號641及第三輸出信號661，產(chǎn)生裝入信號448。
由圖7可知，寫入信號241是由時鐘脈沖信號230及存貯器存取控制信號240作與非(NAND)操作所產(chǎn)生。而讀出信號242是由時鐘脈沖信號230及存貯器存取控制信號240的非值作與非操作而產(chǎn)生。
由上述發(fā)明第一實施例的說明可知，本案有下列優(yōu)點第一，一根數(shù)據(jù)(DATA)線220及一根地址時鐘脈沖線210足夠用來對存儲單元陣列46進行串行式存取，且速度不會太慢。
第二，控制器23及存貯裝置21間的接口信號線全部不須更改，不管存貯裝置21的容量大小，如256K或1M等等。
第三，在存貯裝置21內(nèi)的地址鎖存/計數(shù)器442會在存儲器全部存入數(shù)據(jù)時輸出一信號260至控制器23。因而就不須選擇信號M1、M2告之所使用存儲器的容量。
第四，不同形式或容量的存儲裝置21都可與相同的控制器23配合，且不須對存儲器21本身或控制器23作任何修正。
本發(fā)明第一實施例的存儲器裝置21不能處理可變字長地址是其唯一的缺點。
因為存儲器裝置21一旦制造完成后，其內(nèi)數(shù)據(jù)寄存器420的數(shù)目就已固定。例如對1M的靜態(tài)存取存儲器(SRAM)而言，有20個數(shù)據(jù)寄存器420。地址時鐘脈沖信號210必須有20個時鐘脈沖才能正確對存貯單元陣列46進行存取。如果控制器23在地址時鐘脈沖線210上送出超過20個時鐘脈沖，則移位寄存器420就只能保留最后的20個值。因而，其存取動作受限于存貯器21本身的容量。反之，如控制器23送出少于20個時鐘脈沖，則因移位寄存器42內(nèi)一些較高位元(higher bits)的剩留值的影響，存取的第一個地址值將產(chǎn)生錯誤。因此為克服這個小小缺點，本發(fā)明再提供如圖8所示的第二實施例。
第二實施例，如圖8所示，與第一實施例有相同的移位寄存器42、地址鎖存/計數(shù)器442、存儲單元陣列46、邊緣檢測器444、數(shù)據(jù)緩沖器48。這些元件的功能及動作方式都與第一實施例所描述的相同，可參考第一實施例中相關(guān)的敘述，在此不再贅述。
在圖8中的置“0”電路450響應(yīng)地址時鐘脈沖信號210、讀信號242或?qū)懶盘?41，產(chǎn)生一置“0”信號452使移位寄存器42置“0”。置“0”電路450的較佳實施例示于圖9中。
如圖9所示，置“0”電路450具有一與非門90、一第一或非門92、一第二或非門94、一非門96、一延遲電路97及一或非門98。與非門90具有兩個輸入端分別輸入一讀信號242及一寫信號241，并具一輸出端。第一或非門92具一第一輸入端、一第二輸入端及一第一輸出端。第一輸入端與非門90的輸出端連結(jié)。第二或非門94具有一第三輸入端、第四輸入端及一第二輸出端。第三輸入端輸入地址時鐘脈沖信號210，而第四輸入端與第一或非門92的第一輸出端連結(jié)，第二輸出端與第一或非門92的第二輸入端連結(jié)并產(chǎn)生一第二輸出信號941。非門96，具一第五輸入端及一第三輸出端，第五輸入端與第二或非門94的第二輸出端連結(jié)，而第三輸出端產(chǎn)生一第三輸出信號961?；蚍情T98，響應(yīng)第二輸出信號941及第三輸出信號961，產(chǎn)生置“0”信號452。
圖9中信號的時序關(guān)系在圖10中示出。同樣地，寫信號241、讀信號242由圖7的電路所產(chǎn)生。
因在上一次讀信號242或?qū)懶盘?41被取消(deasserted)后的第一個地址時鐘脈沖信號210處產(chǎn)生一動作置“0”信號452，移位寄存器42于是被置“0”，以便正確地貯存接下來由數(shù)據(jù)線220在時鐘脈沖作用下讀入(clocking)的第一個地址值。如果這個地址值的數(shù)目少于數(shù)據(jù)寄存器420的數(shù)目，也不會有錯誤發(fā)生。
權(quán)利要求
1.一種串行存取的存貯器裝置，其特征在于具有一第一數(shù)據(jù)端及一存貯單元陣列，該存貯單元陣列具有多數(shù)個地址，還包含一移位寄存器，其響應(yīng)來自控制裝置的一地址時鐘脈沖信號，將一存貯器裝置一串行存取動作的第一個地址值貯存，此移位寄存器具一第一輸入端與所述第一數(shù)據(jù)端連結(jié)；一地址解碼電路，其響應(yīng)來自控制裝置的一存取控制信號、所述第一地址值、所述地址時鐘脈沖信號及一來自控制裝置的時鐘脈沖信號，對所述存貯單元陣列內(nèi)的多數(shù)個地址進行串行存取動作。
2.一串行存取的存貯器裝置，具有一存貯單元陣列，此一陣列具有多數(shù)個地址，還包含一數(shù)據(jù)輸入端，在一第一時段以串行方式將存貯器裝置一串行存取動作的第一個地址值輸入，并于一剩余時段以一串列方式傳送一數(shù)據(jù);一數(shù)據(jù)緩沖器，其分別與數(shù)據(jù)輸入端及存儲單元陣列連結(jié)，并響應(yīng)一所述的存取控制信號及一所述的時鐘脈沖信號，以串行方式傳送所述數(shù)據(jù)。
3.一種具有可變地址字長能力的串行存取存儲器裝置，具一第一數(shù)據(jù)端及一存貯單元陣列，該存貯單元陣列具有多數(shù)個地址，包含一移位寄存器，其響應(yīng)一來自控制裝置的地址時鐘脈沖信號，將一存貯器裝置一串行存取動作的第一個地址值貯存，此移位寄存器具一第一輸入端與所述第一數(shù)據(jù)端連結(jié);一地址解碼電路，其響應(yīng)一來自控制裝置的存取控制信號、所述和第一地址值、所述地址時鐘脈沖信號及一時鐘脈沖信號，對所述存貯單元陣列內(nèi)的多數(shù)個地址進行串行存取動作;以及一置“0”電路，其響應(yīng)所述存取控制信號、所述時鐘脈沖信號及所述地址時鐘脈沖信號，產(chǎn)生一置“0”信號以使所述移位寄存器置“0”。
4.如權(quán)利要求2所述的存貯器裝置，進一步包含一移位寄存器，其響應(yīng)一所述地址時鐘脈沖信號，將存貯器裝置一串行存取動作的第一個地址值貯存，此移位寄存器具一第一輸入端與所述第一數(shù)據(jù)端連結(jié);一地址解碼電路，其響應(yīng)一所述存取控制信號、所述第一地址值、所述地址時鐘脈沖信號及一所述時鐘脈沖信號，對所述存貯單元陣列內(nèi)的多數(shù)個地址進行串行存取動作。
5.如權(quán)利要求1或3或4所述的存貯器裝置，其中該移位寄存器具有N個數(shù)據(jù)寄存器互相串接以構(gòu)成所述移位寄存器，N個數(shù)據(jù)寄存器中的每一個數(shù)據(jù)寄存器具有一輸出端(Q)、一時鐘脈沖輸入端(CLK)及一數(shù)據(jù)輸入端(D)，N個數(shù)據(jù)寄存器中的一第一個數(shù)據(jù)寄存器的數(shù)據(jù)輸入端(D)為移位寄存器的第一輸入端，每一數(shù)據(jù)寄存器的時鐘脈沖輸入端輸入所述的地址時鐘脈沖信號。
6.如權(quán)利要求5所述的存貯器裝置，其中該地址解碼電路包含一地址鎖存/計數(shù)器，其具有N個輸入端，每一輸入端與一對應(yīng)數(shù)據(jù)寄存器的數(shù)據(jù)輸入端(Q)連結(jié)，其響應(yīng)一裝入信號將所述第一地址值鎖存，其響應(yīng)一增值信號將存取地址值逐次增加。
7.如權(quán)利要求1所述的存貯器裝置，其中該地址解碼電路具有-EOM端，其于此存貯單元陣列的一最后地址內(nèi)的值被存取時，輸出一存貯器終點(End of Memory)信號。
8.如權(quán)利要求6所述的存貯器裝置，其中該地址解碼電路進一步包含一邊緣檢測器，其輸入端分別輸入所述存取控制信號、所述地址時鐘脈沖信號及所述時鐘脈沖信號，輸出所述裝入信號及增值信號。
9.如權(quán)利要求8所述的存貯器裝置，其中邊緣檢測器包含一與非門，其具二輸入端分別輸入一讀出(read)信號及一寫入(write)信號，并具一輸出端輸出所述增值信號;一第一或非門，其具一第一輸入端、一第二輸入端及一第一輸出端，第一輸入端輸入所述增量信號;一第二或非門，其具一第三輸入端、一第四輸入端及一第二輸出端，第三輸入端輸入所述地址時鐘脈沖信號，第四輸入端與第一或非門的第一輸出端連結(jié)，第二輸出端與第一或非門的第二輸入端連結(jié)并輸出一第二輸出信號;一非門，其具一第五輸入端及一第三輸出端，第五輸入端與第二或非門的第二輸出端連結(jié)，第三輸出端輸出一第三輸出信號;一與門，其輸入端分別輸入所述第二、第三輸出信號，輸出所述裝入信號。
10.如權(quán)利要求3所述的存貯器裝置，其中置“0”電路包含一與非門，其具二輸入端分別輸入一讀出(read)信號及一寫入(write)信號，并且一輸出端;一第一或非門，其具一第一輸入端、一第二輸入端及一第一輸出端，第一輸入端和與非門的輸出端相連結(jié);一第二或非門，其具一第三輸入端、一第四輸入端及一第二輸出端，第三輸入端輸入所述地址時鐘脈沖信號，第四輸入端與第一或非門的第一輸出端連結(jié)，第二輸出端與第一或非門的第二輸入端連結(jié)并輸出一第二輸出信號;一非門，其具一第五輸入端及一第三輸出端，第五輸入端與第二或非門的第二輸出端連結(jié)，第三輸出端輸出一第三輸出信號;一或非門，其兩輸入端分別輸入所述第二、第三輸出信號，輸出所述置“0”信號。
全文摘要
本發(fā)明提供的串行存取的存儲器裝置，具有一第一數(shù)據(jù)端及一存儲單元陣列，該存儲單元陣列具有多數(shù)個地址。串行存取存儲裝置包括一移位寄存器、一地址解碼電路。響應(yīng)一地址時鐘脈沖信號，移位寄存器將一存貯器串行存取操作的第一個地址值予以貯存。地址解碼電路，響應(yīng)一存取控制信號、第一個地址值、地址時鐘脈沖信號及一時鐘脈沖信號，以串行方式存取所述多數(shù)個地址內(nèi)的值。
文檔編號G11C19/00GK1112717SQ9410617
公開日1995年11月29日 申請日期1994年5月21日 優(yōu)先權(quán)日1994年5月21日
發(fā)明者林京元 申請人:華邦電子股份有限公司