專利名稱：動態(tài)隨機存取存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體存儲裝置，更具體地說，涉及在一位線和一數(shù)據(jù)母線之間被連接有具有一讀出門電路結(jié)構(gòu)的一晶體管的半導體存儲裝置。
在相關(guān)的現(xiàn)有技術(shù)中，例如，如

圖1所示，存儲作為電信號(電壓)的讀和寫數(shù)據(jù)的半導體存儲裝置包括一讀出放大器32，在讀操作時刻，該放大器32放大并輸出來自一存儲單元(未示出)的讀出電壓到位線30和反相位線31，和在寫操作時刻，該放大器32經(jīng)由位線30和反相位線31提供一寫電壓到該存儲單元；讀/寫數(shù)據(jù)總線33和34在讀操作時刻輸出該讀電壓，和在寫操作時刻接收作為其輸入的寫電壓；傳輸門35和36完成上述讀出放大器32和讀/寫數(shù)據(jù)總線33和34的開關(guān)動作。
在圖1所示的半導體存儲裝置中，通過讀出存儲在存儲單元中的數(shù)據(jù)送到位線30和反相位線31作為讀出電壓，由讀出放大器32放大該讀出電壓，并經(jīng)由傳輸門35和36送到讀/寫數(shù)據(jù)總線33和34，以此來執(zhí)行數(shù)據(jù)的讀出操作。通過提供經(jīng)由傳輸門35和36將來自讀/寫數(shù)據(jù)總線33和34的寫電壓送至感應(yīng)放大器32，并將該放大的寫電壓經(jīng)由位線30和反相位線31送到該存儲單元，以此來執(zhí)行數(shù)據(jù)的寫操作。
然而，在圖1所示的上述半導體存儲裝置中，由于讀/寫數(shù)據(jù)總線33和34的電容被附加到位線30和反相位線31上，和存儲單元也存在少量電容，因此讀電壓上升慢，也因之高速操作是困難的。
圖2是采用這一方法的披露在日本未審查的專利申請，申請?zhí)枮?1-123093的一種半導體存儲裝置的配置舉例的視圖。該裝置是每行位線都被劃分成多條線的舉例。
在該圖中，BLi0，_BLi0，BLi1，_BLi1，…是表明包含有一位線和一反相位線(_表明反相)的第i行的被劃分成的多條位線對；WL00至WL0n，WL10至WL1n，…表明是字線；C00至C0n，C10至C1n，…表明是屬于同一行的存儲單元；RPE0，RPE1，…表明的是予充電電路；SA0，SA1…表明是感應(yīng)放大器；BK1，BK1，…表明是被劃分的存儲塊(存儲器陳列)；Si0ASi0B，Si1ASi1B，…表明是串聯(lián)連接存儲塊位線或斷開存儲塊位線的開關(guān)電路；Q1和Q2表明是由列選擇信號Y控制的傳輸門；和DB和_DB表明是數(shù)據(jù)母線。
存儲單元C00至C0n被連接到位線對BLi0和_BLi0，存儲單元C10至C1n被連接到位線對BLi1和_BLi1。它們被劃分成存儲塊BK0和BK1。
存儲塊BK0，BK1，…分別有讀出放大器SA0，SA1…，這些讀出放大器SA0，SA1，…由塊選擇信號BS1，BS1，…觸發(fā)。
圖3A至圖3E是該裝置各不同部分配置的詳細舉例的視圖，其中圖3A所示為一位線預(yù)充電電路PRE；圖3B和圖3C所示為用于連接位線的開關(guān)電路Si；圖3D和圖3E所示為讀出放大器3A的配置的舉例。
圖3A所示的預(yù)充電電路PRE0包含有N溝道MOS晶體管Q3至Q5，該晶體管Q3至Q5具有被連接到預(yù)充電信號P的輸送線的門電路。預(yù)充電晶體管Q3和Q4的源極連接到電源電壓(1/2)VCC的輸送線。均衡晶體管Q5連接到兩個晶體管Q3和Q4的漏極之間，Q3和Q4的漏極也連接于位線對BLi0和_BLi0。
當給出預(yù)充電信號P時，這種配置的預(yù)充電位線BLi0和_BLi0的予充電電路RPE0達到相同的電勢(1/2 VCC-V1)，該相同的電勢也提供給其它存儲塊的預(yù)充電電路RPE1…。
圖3B所示的開關(guān)電路Si包含有N溝道MOS晶體管Q6，而圖3C所示的開關(guān)電路Si由滑極和漏極各相互連接的晶體管Q6，和具有同晶體管Q6相反的導電率的P溝道MOS晶體管Q7構(gòu)成。圖3B所示的開關(guān)電路Si由輸入-時鐘信號φ1給晶體管Q6的門電路來導通。圖3C所示的開關(guān)電路Si由提供一時鐘信號φ1和反相時鐘信號_φ 1，從而對晶體管Q6和Q7的門電路提供互補電平而使晶體管Q6和Q7這兩者同時導通。
圖3D所示的讀出放大器SA包括N溝道MOS晶體管Q8和Q9，它們的源極連接于信號BS0的輸送線，晶體管Q9的柵級和晶體管Q8的漏極被連接到位線BLi0，和晶體管Q8的柵級和晶體管Q9的漏極被連接到反相位線_BLi0。
圖3E所示讀出放大器SA具有CMOS反相器交叉連接的稱之為雙穩(wěn)觸發(fā)器的結(jié)構(gòu)，在這種連接中，如圖3D所示，P溝道MOS晶體管Q10和Q11的漏極分別被連接于讀出放大器SA的晶體管Q8和Q9的漏極，Q10和Q11的源極均連接反相信號_BS0輸送線上。
兩個讀出放大器鎖住該位線對BLi0和_BLi0的互補電平數(shù)據(jù)，并將該數(shù)據(jù)電平放大。
具有這樣配置的半導體存儲裝置中，屬于存儲塊BK0的字線WL00至WL0n的一條線被選擇，當屬于這個字線的第i行單元被選擇時，僅僅是該讀出放大器SA0由塊選擇信號BS0激發(fā)。
其結(jié)果，在位線BLi0和_BLi0之間的微分電壓在讀出放大器SA0處被放大，和所有開關(guān)電路Si0ASi0B，Si1ASi1B，…被保持在導通狀態(tài)。
由此，位線BLi0，_BLi0，BLi1和_BLi1以串聯(lián)形式連接，同樣，列選擇信號Y把高電平的加到晶體管Q1和Q2的門電路，該選通的Q1和Q2被控制在導通狀態(tài)，位線對被連接到數(shù)據(jù)總線DB和_DB，數(shù)據(jù)被讀到數(shù)據(jù)總線DB和_DB。
上述位線組成的優(yōu)點是每個讀出放大器的負載電容，在讀出操作時是小的，即，僅只一個被分配的位線對的負載電容是足夠的。
然而，在上述半導體存儲裝置中，當開關(guān)電路Si0ASi0B，Si1ASi1B，…被導通而連接到位線對時，該讀出放大器的負載電容被增加到在位線被分配之前的該值，由此，在位線對上一旦該被放大的電壓被降低，和該讀出放大器的驅(qū)動能力被削弱。最后，直到在數(shù)據(jù)總線DB和_DB上建立起所需要的微分電壓的時間則沒有縮短很多。
本發(fā)明的一個目的是提供一種半導體存儲裝置，該裝置能以高速完成讀和寫操作并能減少線路布局的面積。
本發(fā)明的另一個目的是提供一種半導體存儲裝置，它能增加讀出操作的速度，并能降低位線的充放電流，從而能降低功率消耗。
為實現(xiàn)上述第一個目的，提供一種半導體存儲器件，其中包括有具有一讀出門電路結(jié)構(gòu)的晶體管被連接到一位線和數(shù)據(jù)總線之間，其特征在于將一控制晶體管置于具有讀出門電路結(jié)構(gòu)的晶體管的源極或漏極和地之間并在數(shù)據(jù)的寫操作時刻關(guān)斷；一讀晶體管設(shè)置在具有讀出柵結(jié)構(gòu)的晶體管和數(shù)據(jù)總線之間并在讀操作時刻和寫操作時刻由一讀請求信號使其導通；和一寫晶體管設(shè)置在具有讀出門電結(jié)構(gòu)的晶體管的前面一級，并由一寫請求信號使其導通并在位線的讀晶體管之間完成開關(guān)動作。
相應(yīng)于本發(fā)明存儲裝置的這一方面，當讀請求信號送到該讀晶體管時，該讀晶體管導通，同樣控制晶體管變成導通犬態(tài)。當具有讀出門電路結(jié)構(gòu)的晶體管相應(yīng)于位線電壓而導通時，該數(shù)據(jù)總線經(jīng)由讀晶體管和控制晶體管連到地電勢，以便使讀電流流動。數(shù)據(jù)總線的電壓由于這一讀電流而變化，從而數(shù)據(jù)被讀出。
另外，在數(shù)據(jù)寫操作的時刻，當寫請求信號送到寫晶體管時，該寫晶體管導通。同樣，由讀請求信號該讀晶體管導通。然后，當從數(shù)據(jù)總線輸入寫電壓時，這一寫電壓經(jīng)由讀晶體管和寫晶體管送到位線。在此時刻，控制晶體管關(guān)掉，和從而由于來自數(shù)據(jù)的寫電壓而沒有電流流過具有讀出門電路結(jié)構(gòu)的晶體管，和寫電壓能以高速送到位線。
同樣，具有這種特征的半導體存儲裝置，其中的控制晶體管設(shè)置在具有讀出門電路結(jié)構(gòu)的晶體管(并且每個晶體管都被連接在位線和反相位線和數(shù)據(jù)總線之間)的源極或漏極和地之間，并在數(shù)據(jù)的寫操作時刻被關(guān)斷；設(shè)置在具有讀出門電路結(jié)構(gòu)的晶體管和數(shù)據(jù)總線之間的讀晶體管，在讀操作時刻和在寫操作時刻，由一讀請求信號而被導通；和設(shè)置在具有讀出門電結(jié)構(gòu)的晶體管的前面的一級處的寫晶體管，由一寫請求信號而導通，并完成在位線和反相位線和讀晶體管之間的開關(guān)動作。
相應(yīng)于本發(fā)明的半導體存儲裝置的這一方面，在數(shù)據(jù)的讀操作時刻，當讀請求信號被送到讀晶體管時，該讀晶體管被導通，同樣，控制晶體管也被導通。然后，當相應(yīng)于位線和反相位線的電壓，該具有讀出門電路結(jié)構(gòu)的晶體管被導通時，該數(shù)據(jù)總線經(jīng)由讀晶體管和控制晶體管連接到地電勢并有讀出電流流動，由于該讀電流，數(shù)據(jù)總線的電壓改變，從而數(shù)據(jù)被讀出。
另外，在數(shù)據(jù)的寫操作時刻，當一寫請求信號送到寫晶體管時，該寫晶體管被導通。同樣，由于讀請求信號，讀晶體管也被導通。當從數(shù)據(jù)總線輸入寫電壓時，這一寫電壓經(jīng)由讀晶體管和寫晶體管送到位線和反相位線。在此時刻，控制晶體管被關(guān)斷，從而，雖有來自數(shù)據(jù)總線的寫電壓，該具有讀出門電路結(jié)構(gòu)的晶體管沒有電流流動，和該寫電壓能以高速送到位線。
進而來了解本發(fā)明的第2個目的，一種半導體存儲裝置，它具有被劃分的和被連接到在存儲塊中的多個存儲陳列的位線；用于每個存儲陣列的讀出放大器；用于連接屬于毗鄰存儲陣列的在一起的多個位線的開關(guān)裝置；和連接到以平行方式聯(lián)系于開關(guān)裝置的位線的門裝置。
在本發(fā)明的半導體存儲裝置中，最好是每兩個毗鄰存儲陣列共用讀出放大器。
更好的是，從輸出端的最遠側(cè)按順序依次激發(fā)門裝置。
還有更好的是，每個讀出放大器具有兩個用于提供一操作電壓的端點和橫越這兩個端點提供一固定電壓。
還有更好的是，本發(fā)明的半導體存儲裝置，其組成具有這樣的能力；建立位線電勢到第1電勢，然后利用提供的每一位線有選擇地將該電勢放電到第2電勢，為實現(xiàn)電位變化該每一位線具有在位線和第2電勢之間設(shè)置的一晶體管，該晶體管的門電路端由該讀出放大器的輸出控制。
相應(yīng)于本發(fā)明的半導體存儲裝置，該數(shù)據(jù)受到放大作用并傳遞到下一級的位線，例如，不經(jīng)過連接到位線開關(guān)裝置而是通過平行于開關(guān)裝置的門裝置。
在此情況下，用于連接位線的開關(guān)裝置在讀出操作之后被一次性打開并與門裝置同時被激發(fā)，如此，位線信號以高速讀出而不降低讀出放大器的驅(qū)動能力。
同樣，執(zhí)行讀出操作直到所選定的位線電勢達到對于完成存儲單元的重寫所必須的電勢為止，然后激發(fā)門裝置。
進而，用于連接位線的開關(guān)裝置在位線電勢完全達到預(yù)定電壓之前被打開，和，在此同一時刻，門裝置被激發(fā)，如此，讀操作的速度被進一步增加。
在較后的情況中，在讀出該信號到數(shù)據(jù)總線之后必須打開列選擇門，關(guān)閉位于屬于選定存儲塊的位線和讀出放大器之間開關(guān)，并給出來自讀出放大器的對于重寫是必須的電壓到該位線上。
參照附圖隨同以下最佳實施例的描述，本發(fā)明的這些和其它目的和特點將變得更清楚。
圖1是涉及第1種相關(guān)技術(shù)的半導體存儲裝置的配置的原理電路圖；圖2是相應(yīng)于第2種相關(guān)技術(shù)的半導體存儲裝置的配置的一種舉例視圖；圖3A至3E是圖2原理配置的具體舉例視圖4是對應(yīng)于本發(fā)明的第1實施例的半導體存儲裝置的原理配置的電路圖；圖5A至5C是用于解釋圖4所示半導體存儲裝置的操作的視圖；圖6是對應(yīng)于本發(fā)明的第2實施例的半導體存儲裝置的電路圖；圖7A至7M是解釋圖6的半導體存儲裝置的操作的定時圖；圖8是對應(yīng)于本發(fā)明的第3實施例的半導體存儲裝置的原理配置的電路圖；圖9是對應(yīng)于本發(fā)明的第4實施例的半導體存儲裝置的原理配置的電路圖；和圖10是相應(yīng)于本發(fā)明的第5實施例的半導體存儲裝置的原理配置的電路圖。
以下將參照附圖詳細說明相應(yīng)于本發(fā)明的半導體存儲裝置的最佳實施例。這個實施例涉及動態(tài)隨機存取存儲器(DRAM)，其中用于存儲數(shù)據(jù)的存儲單元包含在電容元件中。
圖4所示的半導體存儲裝置，存儲單元陣列1的組成是用于存儲數(shù)據(jù)的多個存儲單元；能輸出從該存儲單元陣列1讀出的電壓并能輸送寫電壓到存儲單元陣列1的位線(BL)10和反相位線(_BL)11；能放大到這些位線10和反相位線11讀出的電壓并能輸出這些電壓的讀出放大器12，它還能經(jīng)由位線10和反相位線11將輸入寫電壓送到存儲單元陣列1；能輸出讀電壓和接收由其自身輸入的寫電壓的讀/寫數(shù)據(jù)總線13和14；利用位線10和反相位線11的并由讀出放大器12放大的電壓來完成開關(guān)動作的讀出門(具有讀出門電路結(jié)構(gòu)的晶體管)15和16；設(shè)置在這些讀出門15和16的漏極和地之間的在數(shù)據(jù)的寫操作時刻被關(guān)斷的控制晶體管17；設(shè)置在讀出門15和16與數(shù)據(jù)總線13和14之間的并在讀操作時刻和寫操作時刻由一讀請求信號導通的讀晶體管18和19；和，設(shè)置在讀出門15和16前面一級的由寫請求信號導通并能從數(shù)據(jù)總線13和14提供輸入的寫電壓到讀出放大器12的寫晶體管20和21。
圖5A至5C所示的數(shù)據(jù)的讀操作時刻，送至控制晶體管17的門處的控制信號φ1變成高電平，該控制晶體管17導通，該讀出門15和16的漏極經(jīng)由控制晶體管17接地，同樣，當送到讀晶體管18和19的門處的讀請求信號RDE變成高電平時，該讀晶體管18和19被導通。
存儲單元陣列1輸送相應(yīng)于存儲數(shù)據(jù)的讀電壓到位線10和反相位線11。相應(yīng)于存儲在存儲單元陣列1中的數(shù)據(jù)，該輸送到這些位線10和反相位線11的電壓中的一個變?yōu)楦唠娖胶蛡冎衅渌淖優(yōu)榈碗娖?，例如，當?”存儲在存儲單元陳列1的存儲單元中，則該位線10的電壓變?yōu)楦唠娖胶头聪辔痪€11的電壓變?yōu)榈碗娖?。同樣，當例如?”存儲在存儲單元陳列1的存儲單元中，則位線10的電壓變?yōu)榈碗娖胶头聪辔痪€11的電壓變?yōu)楦唠娖健?br> 讀出放大器12放大在位線10和反相位線11之間的電壓并輸送該電壓到讀出門15和16的門處。
讀出門15和16對應(yīng)于來自讀出放大器12所提供的電壓完成開關(guān)操作，例如，當來自讀出放大器12所提供的高電平電壓送到讀出門15的門處時，該讀出門15導通。當一低電平電壓送到讀出門16的門處時，該讀出門16關(guān)斷。
這里，當讀出門15導通時，讀流經(jīng)由讀晶體管18，讀出門15和控制晶體管17從數(shù)據(jù)總線13流動。同樣，當讀出門16導通時，讀電流經(jīng)由讀晶體管19，讀出門16和控制晶體管17從數(shù)據(jù)總線14流動。數(shù)據(jù)總線13和14的電壓由這一讀電流而變化，從而數(shù)據(jù)被讀出。
更特殊的是，當送到例如讀出門15和16的電壓分別為高電平和低電平時，讀出門15導通和讀出門16關(guān)斷，電流從數(shù)據(jù)總線13經(jīng)由讀晶體管18、讀出門15和控制晶體管17流動。然后，數(shù)據(jù)總線13的電壓由于數(shù)據(jù)總線13的電阻等原因而變低，和最終相對于數(shù)據(jù)總線14的電壓，該數(shù)據(jù)總線13的電壓變?yōu)榈碗娖健?br> 同樣，當送到例如讀出門15和16的電壓分別為低電平和高電平時，讀出門15關(guān)斷，讀出門16導通，電流從數(shù)據(jù)總線14經(jīng)由讀晶體管19，讀出門16和控制晶體管17流動，然后，數(shù)據(jù)總線14的電壓變低和數(shù)據(jù)總線13的電壓相對于數(shù)據(jù)總線14的電壓變?yōu)楦唠娖?。這樣，對應(yīng)于存儲在存儲單元陣列1中的數(shù)據(jù)的讀電壓被輸出到數(shù)據(jù)總線13和14。
如上述的圖5C所示，在數(shù)據(jù)的寫操作時刻，送到控制晶體管17的控制信號φ1，變成低電平，和控制晶體管17關(guān)斷，換言之，該狀態(tài)是禁止態(tài)，其中讀出門15和16的漏極沒有接地同樣，送到讀晶體管18和19的門處的讀請求信號RDE變成高電平，和讀晶體管18和19導通。同樣，送到寫晶體管20和21的門處的寫請求信號WDE變成高電平，和寫晶體管20和21導通。
然后，當寫電壓送到數(shù)據(jù)總線13和14時，讀出放大器12經(jīng)過讀晶體管18和19和寫晶體20和21接收作它的輸入的寫電壓，并將該電壓送到位線10和反相位線11以完成對存儲單元陣列1的數(shù)據(jù)寫。例如，當?shù)碗娖降膶戨妷核椭翑?shù)據(jù)總線13和高電平的寫電壓送至數(shù)據(jù)總線14時，該感應(yīng)放大器12送一高電平電壓到位線10和送一低電平電壓到反相位線11，這樣，“0”就被存儲在存儲單元陣列1的存儲單元中。
在此時刻，控制晶體管17關(guān)斷，從而沒有由于來自數(shù)據(jù)總線13和14的寫電壓而使電流流向讀出門15和16的源極。
從上述解釋可以弄清楚，該半導體存儲裝置具有這樣的配置由于在數(shù)據(jù)的寫操作時刻該控制晶體管17關(guān)斷，從而電流不會從數(shù)據(jù)總線13和14流向讀出門15和16，和，其中由于在讀和寫操作時刻共用數(shù)據(jù)總線，從而同具有一讀數(shù)據(jù)總線和一寫數(shù)據(jù)總線這兩者的相關(guān)現(xiàn)有技術(shù)的半導體存儲裝置相比較，線路布局的面積被降低。同樣，由于寫晶體管20和21和讀晶體管18和19以串聯(lián)形式同相關(guān)的數(shù)據(jù)總線13和14相配置，所以門重疊電容和寫晶體管20和21的結(jié)電容沒有附加到數(shù)據(jù)總線13和14，這樣，同把寫晶體管和讀晶體管以并聯(lián)形式連接數(shù)據(jù)總線的相關(guān)現(xiàn)有技術(shù)的半導體存儲裝置相比較，該附加到數(shù)據(jù)總線13和14的電容被降低了，從而增加讀和寫操作的速度成為可能。
應(yīng)注意，本發(fā)明不限于上述實施例，它可能采用的一種配置是，例如，不設(shè)反相位線11，而只設(shè)位線10，和讀出門，控制晶體管，讀晶體管和寫晶體管。在此情況下，是基于地電勢和數(shù)據(jù)總線電勢之間電勢差來執(zhí)行數(shù)據(jù)的讀和寫操作。同樣，本發(fā)明也不限于一種DRAM它自然地用于SRAM，快速存儲器(flash memory)，或類似的作為電信號的存儲數(shù)據(jù)。
從以上描述可以明了，在本發(fā)明中，半導體存儲裝置，其中，具有讀出門電路結(jié)構(gòu)的晶體管被連接在位線和數(shù)據(jù)總線之間，該具有讀出門電路結(jié)構(gòu)的源極或漏極經(jīng)由控制晶體管連接到地電勢，其中該控制晶體管在數(shù)據(jù)的寫操作時刻被關(guān)斷，和，寫晶體管由在具有讀出門電路結(jié)構(gòu)的晶體管前面一級所提供的寫請求信號來導通，在讀操作時刻和在寫操作時刻由該讀請求信號導通的讀晶體管設(shè)置在具有讀出門電路結(jié)構(gòu)的晶體管和數(shù)據(jù)總線之間，門重疊電容和寫晶體管的連接電容不會附加到數(shù)據(jù)總線，由此，讀和寫操作能以高速執(zhí)行，和，在讀操作和寫操作時共用數(shù)據(jù)總線，從而同相關(guān)的現(xiàn)有技術(shù)相比較，線路布局面積能被降低。
同樣，在本發(fā)明的半導體存儲裝置中，其中，具有讀出門電路結(jié)構(gòu)的晶體管連接在位線和反相位線和數(shù)據(jù)總線之間，控制晶體管設(shè)置在具有讀出門電路結(jié)構(gòu)的并分別連接在位線和反相位線之間的源極或漏極和數(shù)據(jù)總線和地之間，并在數(shù)據(jù)的寫操作時刻關(guān)斷；讀出晶體管設(shè)置在分別的具有讀出門電路結(jié)構(gòu)的晶體管和數(shù)據(jù)總線之間，并在讀操作時刻和寫操作時刻由讀請求信號導通；寫晶體管設(shè)置在分別的具有讀出門電路結(jié)構(gòu)的晶體管的前面一級，并且在寫請求信號下導通并在位線和反相位線和讀晶體管之間完成開關(guān)動作。門重疊電容和寫晶體管的結(jié)電容不會附加到數(shù)據(jù)總線，因此，讀和寫操作能以高速執(zhí)行，和，在讀操作和寫操作時刻使用的數(shù)據(jù)總線是公用的，從而，線路布局面積被降低。
圖6是相應(yīng)于本發(fā)明的半導體存儲裝置的第2實施例的電路圖，其中與圖2所示相關(guān)現(xiàn)有技術(shù)的那些相同結(jié)構(gòu)的元件以相同序號表示。
即，BLi0，_BLi0，BLi1，_BLi1，…表示第i行的位線對；WL00至WL01，…表示字線；C00，C01，…表示屬于同一行的存儲單元；PRE0，…表示預(yù)充電電路； SA0，…表示讀出放大器；SW0ASW0B…是在操作時可供連接使用的存儲單元C0，C01，…和讀出放大器SA0，…的開關(guān)電路；BK0，BK1…表示被劃分的存儲塊(存儲陳列)；Si0ASi0B，Si1ASi1B，…表示串聯(lián)連接存儲塊位線或釋放存儲塊位線的開關(guān)電路；Q1和Q2表示由列選擇信號Y控制的傳輸門；和DB與_DB分表示數(shù)據(jù)總線。
預(yù)充電電路PRE0包括含有連接到預(yù)充電信號P的輸送線的門電路的N溝道MOS晶體管Q3至Q5。預(yù)充電晶體管Q3和Q4的源極連接到電源電壓(1/2)VCC的輸送線，和均衡晶體管Q5連接到晶體管Q3和Q4的漏極之間，而Q3和Q4連接于位線對BLi0和_BLi0。
預(yù)充電電路PRE0，在當給出預(yù)充電信號P時，將位線BLi0和BLi0預(yù)充電到相同的電勢(1/2VCC-Vth)，其它存儲塊的預(yù)充電電路PRE1，…沒有畫出，但具有類似的結(jié)構(gòu)和功能。
存儲單元C00由N溝道MOS晶體管QCO和以串聯(lián)形式連接在位線BLi0和基準電勢(例如地線)VP間的電容器CCO構(gòu)成，晶體管QCO的柵極連接到字線WL00。
類似地，存儲單元C01由N溝道MOS晶體管QC1和以串聯(lián)形式連接在位線_BLi0和基準電勢VP之間的電容器CC1構(gòu)成，晶體管QC1柵極聯(lián)接到字線WL01。其它存儲單元沒有畫出，但都有類似結(jié)構(gòu)。
開關(guān)電路SW0A和SW0B由被分別插入到位線BLi0和_BLi0中并連接在其中的N溝道MOS晶體管Q12和Q13構(gòu)成，晶體管Q12和Q13的柵極被連接到信號φ00的輸送線。
讀出放大器SA0由以雙穩(wěn)觸發(fā)器結(jié)構(gòu)形式交叉連接在位線BLi0和_BLi0之間的和信號BS0的輸送線和反相信號_BS0的輸送線之間所構(gòu)成，其中，一反相器包括漏極和柵極相互連接的一N溝道MOS晶體管Q8和一P溝道MOS晶體管Q10，和一反相器包括一N溝道MOS晶體管Q9和一P溝道MOS晶體管Q11。讀出放大器SA鎖住位線對BLi0和BLi0的數(shù)據(jù)，也即捕獲一互補電平，并加以放大。同樣，具有類似結(jié)構(gòu)的其它存儲塊BK1…的感應(yīng)放大器也沒有畫出。
開關(guān)電路Si0ASi0B，Si1ASi1B，…由插入在分別的存儲塊間的位線對中并連接在其中的N溝道MOS晶體管Q60AQ60B，Q61AQ61B，…構(gòu)成，晶體管Q60A和Q60B的柵極連接到信號φ10的輸送線，和晶體管Q61A和Q61B的柵極連接到信號φ11的輸送線。對應(yīng)于信號φ10，φ11，…的輸入電平，存儲塊的位線以串形式連接或釋放。
門電路GT0A和GT0B以并聯(lián)形式連接到涉及該位線對的開關(guān)電路Si0A和Si0B。
門電路GT0由一CMOS反相器構(gòu)成，該CMOS反相器包括一P溝道MOS晶體管Q20和一N溝道MOS晶體管Q21構(gòu)成，它們的漏極和柵極相互連接，在信號φ20(例如電源電壓VCC平)和_φ20(例如地電平)的輸送線之間獲取互補電平。
然后，晶體管Q20和Q21的柵極的連接點，即門電路GT0A的輸入的連接點被連接到在存儲塊BK0和開關(guān)電路Si0B之間的位線_BLi0處，和，晶體管Q20和Q21的漏極連接點，即門電路GT0的輸出的連接點被連接到在開關(guān)電路Si0和存儲塊BK1之間的位線BLi1處。
門電路GT0B由一CMOS反相器構(gòu)成，該CMOS反相器包括一P溝道MOS晶體管Q20B和一N溝道MOS晶體管Q21B，它們的漏極和門相互連接，在信號φ20(例如電源電壓VCC電平)和_φ20(例如地電平)的輸送線之間獲取互補電平。
然后，晶體管Q20B和Q21B的柵極的連接點，即門電路GT0B的輸入的連接點被連接到在存儲塊BK0和開關(guān)電路Si0之間的位線BLi0處，和，晶體管Q20B和Q21B的漏極的連接點，即門電路GT0B的輸出的連接點被連接到在開關(guān)電路Si0B和存儲塊BK1之間的位線BLi1B處。
相應(yīng)地，當假設(shè)位線BLi0的電平是VCC電平和位線_BLi0的電平是地電平，當例如開關(guān)電路Si0A和Si0B是非導通狀態(tài)時，因為位線_BLi0的地電平的信號被輸入到反相器門電路Gi0的輸入端，則該下一個存儲陳列的位線BLi1的電平變成信號φ20的電平，即VCC電平。
同樣，由于位線BLi0的VCC電平的信號被輸入反相器門電路Gi0B的輸入端，則該下一個存儲陳列的位線_BLi1的電平變成信號φ20的電平，即地電平。
依此方法，由于以并聯(lián)形式連接到開關(guān)電路Si0A和Si0B的門電路Gi0A和Gi0B的存在，甚至，假如該開關(guān)電路Si0A和Si0B是非導通狀態(tài)，則該位線對BLi0和_BLi0的數(shù)據(jù)能被傳送到下一個位線對BLi1和_BLi1。
注意，具有如上述的門電路GT0A和GT0B相同結(jié)構(gòu)和功能的門電路GT1AGT1B，…以并聯(lián)形式連接到其它開關(guān)電路Si1ASi1B，…依據(jù)以上所述結(jié)構(gòu)，參照圖7A至圖7M的定時圖，將解釋下一步操作。應(yīng)注意，現(xiàn)假設(shè)位線對BLi0和-BLi0被予充電。
首先，在初始狀態(tài)中，信號_RAS和_CAS這兩者已變成高電平，此時刻，予充電信號P處于高電平和位線對BLi0和_BLi0已被予置在高電平，如1/2VCC。
下一步，行地址由從高電平到低電平的信號_RAS的下降沿鎖存在地址總線中，例如，所選定字線WL00的電平從低電平上升到高電平，應(yīng)注意，在此時刻，預(yù)充電信號P從高電平轉(zhuǎn)換成低電平。
隨著選定字線LW00的電平轉(zhuǎn)換到高電平，該存儲單元C00的晶體管QCO成導通狀態(tài)，和存儲在電容器CCO中的電荷被讀出到位線BLi0上去。
在此情況下，與位線BLi0一起構(gòu)成位線對的位線_BLi0的電勢是預(yù)充電(1/2)VCC，初始電壓比預(yù)充電電壓較高或較低一個精確的△V電平，該精確的△V電壓根據(jù)存儲在存儲單元C00中的信息而送到位線BLi0。
接著，信號φ00從低電平上升到高電平，和開關(guān)電路SW0A和SW0B保持在導通狀態(tài)。
然后，用于激發(fā)感應(yīng)放大器SA0的信號BS0從高電平降為低電平，相反地，信號_BS0從低電平上升到高電平。由此，位線對BLi0和_BLi0之間的電勢差由感放大器SA0放大，其結(jié)果是，位線對的電勢，其中位線BLi0保持在電源電壓VCC電平，位線_BLi0保持在地電平。此后，信號φ20上升到高電平，信號_φ20設(shè)置在低電平，在此時刻，信號φ10保持在它已經(jīng)是的低電平，開關(guān)電路Si0A和Si0B保持在非導通狀態(tài)。
如上述，由于信號φ20設(shè)置在高電平和信號_φ20設(shè)置在低電平，假如，位線BLi0的電平是處于VCC電平和位線_BLi0的電平是處于地電平，甚至假如開關(guān)電路Si0A和Si0B是在非導通狀態(tài)，由于位線_BLi0的地電平信號被輸入到反相器門電路Gi0的輸入端，所以下一個存儲陳列的位線BLi1的電平變成信號φ20的電平，即VCC電平。同樣，由于位線BLi0的VCC電平信號被輸入到反相器門電路Gi0B的輸入端，所以，下一個存儲陳列的位線_BLi1的電平變成信號_φ20的電平，即地電平。
依此方法，位線對的電勢經(jīng)由門電路Gi0AGi0B，Gi1AGi1B，…，依次被傳送到輸入/輸出端口側(cè)的位線上。
此后，信號_CAS從高電平降為低電平，從而行地址被鎖存，然后，信號φ00，…從高電平降為低電平，列選擇信號Y被有選擇地從低電平上升到高電平，和，從存儲器讀出的信息被傳送到數(shù)據(jù)總線DB和_DB。
如上解釋的，相應(yīng)于本實施例，從位線到輸入/輸出門方向放大該信號的門電路Gi0AGi0B，…以并聯(lián)形式連接到用于連接位線的開關(guān)電路Si0ASi0B，…，該用于連接位線的開關(guān)電路Si0ASi0B，…在讀出操作之后立即打開，并且門電路Gi0AGi0B，…同時被激發(fā)，從而位線信號能以高速被讀出而不降低讀出放大器的驅(qū)動能力。
應(yīng)注意，甚至假如這樣構(gòu)成，即讀出操作的執(zhí)行一直到所選定位線的電勢達到為完成在存儲單元中重寫所必須的電勢為止，然后，該位線信號放大門電路Gi0AGi0B，…被激發(fā)，這也可以獲得與上述效果相類似的效果。
同樣，在位線電勢完全達到預(yù)定電壓之前，該用于連接位線的開關(guān)電路Si0ASi0B，…被打開，和在此同一時刻，門電路Gi0AGi0B，…被激發(fā)，從而它也可以進一步增加讀操作速度。
但在后一情況下，在讀信號輸出到數(shù)據(jù)總線DB和_DB之后，必須打開行選擇門，關(guān)閉在屬于所選定存儲塊的位線和讀出放大器之間的開關(guān)電路，和從讀出放大器到位線給出對于重寫所必須的電壓。
同樣，在本實施例中，對于每個存儲塊(存儲陣列)所設(shè)置的讀出放大器的組成說明，但無須說本發(fā)明能提供一種稱之為共享—讀出放大器系統(tǒng)，在該系統(tǒng)中，例如每兩個毗鄰的存儲陣列共用一個讀出放大器。
圖8是相應(yīng)于本發(fā)明的半導體存儲裝置的第3實施例的原理配置的電路圖。
本實施例與上述第1實施例的不同點歸結(jié)于，該用作為門電路的反相器設(shè)置在位線對的僅僅一條線里。
在此情況里，從存儲塊BK0到存儲塊BK1的信息從位線_BLi0傳送到位線BLi1。
從位線BLi1到輸出端口的緩沖器連接中，該反相器的連接必須交替反相。
在此情況下來介紹，假如數(shù)據(jù)總線DB和_DB被預(yù)置到正/負電源電壓的一中間值和數(shù)據(jù)總線DB和_DB在從列選擇信號Y的上升沿稍微滯后一時間被讀出放大，該列選擇信號Y是有選擇地激發(fā)傳輸入門Q1和Q2的信號，即，由例如CAS信號延遲而獲得的一信號。
由于采用這樣的配置，在其中也就有一種優(yōu)點。此外，除了上述實施例的效果外，即該用于完全回路的位線放電流能被降低一半。
圖9是相應(yīng)于本發(fā)明的半導體存儲裝置的第4實施例的原理配置的電路圖。
本實施例與上述第2實施例的區(qū)別點在于門電路Gi0不是由單個反相器構(gòu)成，而是由兩個級聯(lián)反相器IV1和IV2構(gòu)成，同樣，其輸出不是連接于位線_BLi0而是連接于位線BLi1的門電路Gi0的輸入連接于位線BLi0。
相應(yīng)于本實施例，在數(shù)據(jù)線上進行讀出放大不是必須的，從而它可能降低位線的放電電流。
圖10是相應(yīng)于本發(fā)明的半導體存儲裝置的第5實施例的原理配置的電路圖。
在圖10中，TF1和TF2表明是由N溝道MOS晶體管和P溝道MOS晶體管的漏極和源極相互連接而構(gòu)成的傳輸門；DSA是微分放大型讀出放大器；Q20是用于門電路的N溝道MOS晶體管。
本實施例是對應(yīng)一儀器的一種結(jié)構(gòu)，該儀器的位線不是預(yù)充電到1/2VCC，而是預(yù)充電到VCC電平。
即，在本儀器中，其結(jié)構(gòu)的組成是位線被予充電到電源電壓VCC電平的高電平；該晶體管Q20只有在低電平(地電平)被傳送時，才由讀出放大器SA驅(qū)動；和，下一級的位線BLi1被拖到地電平。
同樣，在本實施例中，能夠獲得上述實施例中那些類似的效果。
相應(yīng)于本發(fā)明的如上解釋，它可以在相同時刻增加讀出操作的速度并降低位線的充電電流及抑制功率消耗。
權(quán)利要求
1. 其中具有一讀出門電路結(jié)構(gòu)的晶體管被連接在一位線和一數(shù)據(jù)總線之間的一種半導體存儲裝置包括一控制晶體管，它被設(shè)置在具有讀出門電路結(jié)構(gòu)的晶體管的源極或漏極和地之間，并在數(shù)據(jù)的寫操作時刻被關(guān)斷；一讀晶體管，它被設(shè)置在具有讀出門電路結(jié)構(gòu)的晶體管和數(shù)據(jù)總線之間，并在一讀操作時刻和該寫操作時刻，由一讀請求信號使其導通；和一寫晶體管，它被設(shè)置在該具有讀出門電路結(jié)構(gòu)的前面一級處，并由一寫請求信號導通，和在位線和讀晶體管之間完成開關(guān)動作。
2. 根據(jù)權(quán)利要求1的半導體存儲裝置，其中的組成在于控制晶體管，它被設(shè)置在連接在位線和反相位線和數(shù)據(jù)總線和地之間的具有讀出門電路結(jié)構(gòu)的的晶體管源極或漏極和地之間，并在數(shù)據(jù)的寫操作時刻關(guān)斷；讀晶體管，它被設(shè)置在具有讀出門電路結(jié)構(gòu)的晶體管和數(shù)據(jù)總線之間，并在一讀操作時刻和一寫操作時刻由一讀請求信號使其導通；寫晶體管，它被設(shè)置在如上所述的讀出門電路結(jié)構(gòu)的晶體管的前面一級，并由一寫請求信號使其導通，和在位線和反相位線和讀晶體管之間完成開關(guān)動作。
3. 其中位線被劃分并連接于存儲塊中多個存儲陣列的一種半導體存儲裝置包括讀出放大器，用于每個存儲陳列；開關(guān)裝置，用于連接屬于相互毗鄰的存儲陣列的位線；和門裝置，被以并聯(lián)形式連接到涉及位線的開關(guān)裝置。
4. 根據(jù)權(quán)利要求3的半導體存儲裝置，其中每兩個毗鄰的存儲陣列共用讀出放大器。
5. 根據(jù)權(quán)利要求3的半導體存儲裝置，其中對從來自輸出端口的最遠側(cè)的端口開始，依次進行激發(fā)。
6. 根據(jù)權(quán)利要求3的半導體存儲裝置，其中該讀出放大器具有兩個端點，用于提供一操作電壓和橫越這兩個端點提供的一固定電壓。
7. 根據(jù)權(quán)利要求3的半導體存儲裝置，其中將位線電勢設(shè)置到第1電勢，然后有選擇地放電該第1電勢，使其降到第2電勢，在位線的每一個和第2電勢之間設(shè)置一晶體管，該晶體管的柵級與該讀出放大器的輸出端連接。
8. 根據(jù)權(quán)利要求4的半導體存儲裝置，其中該門裝置以來自輸出端口的最遠側(cè)的序列形式激發(fā)。
9. 根據(jù)權(quán)利要求4的半導體存儲裝置，其中該讀出放大器具有兩個端點，用于提供一操作電壓和橫越這兩個端點提供一固定電壓。
10. 根據(jù)權(quán)利要求4的半導體存儲裝置，其中將位線電勢設(shè)置到第1電勢，然后有選擇地放電該第1電勢，使其降到第2電勢，在位線的每一個和第2電勢之間設(shè)置一晶體管，該晶體管的柵極由該讀出放大器的輸出端連接。
全文摘要
一種動態(tài)隨機存取存儲器，其中一種連接開關(guān)電路設(shè)置在一感應(yīng)放大器和一數(shù)據(jù)總線之間，或設(shè)置在存儲塊之間，該存儲塊電路由相應(yīng)的數(shù)據(jù)寫/讀控制信號控制，以便使其有能力以高速讀取位線信號并可使集成電路的線路布局面積減小。
文檔編號G11C7/10GK1115100SQ9412072
公開日1996年1月17日 申請日期1994年12月23日 優(yōu)先權(quán)日1993年12月24日
發(fā)明者宇田明博, 橋口昭彥, 中川原明 申請人:索尼公司