專利名稱：具有低功率消耗的同步半導(dǎo)體存貯裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存貯裝置，特別是涉及一種在一個芯片上制造有多個輸入/輸出(I/O)位配置并且在一接線步驟或一相類似的制造步驟由一模式置位電路來確定被選擇和被安置的該多個I/O位配置中的一個I/O位配置的同步半導(dǎo)體存貯裝置。
近來，由于微處理器的操作速度的提高，對于通常例如由一動態(tài)隨機(jī)存取存貯(DRAM)裝置所構(gòu)成的主存貯器也要求高速存取。為了滿足這種要求，研制出了同步半導(dǎo)體存貯裝置。
在一同步半導(dǎo)體存貯裝置中，當(dāng)一外部地址以及一數(shù)據(jù)讀/寫命令被提供給它時，該外部地址則被鎖存在一數(shù)據(jù)串計(jì)數(shù)器中，以便在一存貯部分使用在該數(shù)據(jù)串計(jì)數(shù)器中的這個外部地址時執(zhí)行讀/寫操作。然后，通過接收一同步時鐘信號該數(shù)據(jù)串計(jì)數(shù)器的內(nèi)容被遞增或遞減，這樣與該存貯部分使用在該數(shù)據(jù)串計(jì)數(shù)器中的遞增或遞減地址時執(zhí)行順序讀/寫操作。因此，在一同步半導(dǎo)體存貯裝置中，在接收一具有讀/寫命令的外部地址之后在該裝置的內(nèi)部自動地產(chǎn)生內(nèi)部地址，并且通過利用該內(nèi)部地址而使讀/寫操作連續(xù)地被執(zhí)行，因而基于一數(shù)據(jù)串操作而實(shí)現(xiàn)了一高速讀/寫操作。
另一方面，諸如一4位I/O配置存貯裝置和一8位I/O配置存貯裝置的兩種半導(dǎo)體存貯裝置被制造在一芯片上，并且在諸如一接線步驟或一焊接步驟的最后階段選擇和安置該存貯裝置中的一個。也就是，當(dāng)這二種存貯裝置被制造時，大部分的電路系統(tǒng)布圖被共同地設(shè)計(jì)，以降低設(shè)計(jì)成本。而且，在該制造步驟的最后階段進(jìn)行這二種存貯裝置的模式置位或安置，以便快速地履行用戶的指令。
在一已有技術(shù)的同步半導(dǎo)體存貯裝置中，諸如一M位I/O配置存貯裝置和一M×2k位I/O配置存貯裝置的兩種半導(dǎo)體裝置被制造在一芯片上，并且在該制造步驟的最后階段選擇該半導(dǎo)體裝置中的一種以便去安置，m位(m＞k)內(nèi)部地址被連續(xù)地產(chǎn)生，并且在m位I/O配置存貯裝置模式和在m×2k位I/O配置存貯裝置模式的兩種模式中該m位內(nèi)部地址的較低n位(n＝m-k)被用于訪問一存貯部分。然后，只有在該m位I/O配置存貯裝置模式中，該m位內(nèi)部地址的其它k位被用來選擇該存貯部分的2k組數(shù)據(jù)線中的一組并將它們連接到某些數(shù)據(jù)輸入/輸出管腳。相反，在該m×2k位I/O配置存貯裝置模式中，該存貯部分的所有數(shù)據(jù)線均被連接到所有的數(shù)據(jù)輸入/輸出管腳而不考慮該m位內(nèi)部地址的其它的k位。這將在后面詳細(xì)解釋。
但是，在上述的已有技術(shù)的同步DRAM裝置中，由于在該m位I/O配置存貯裝置模式中和在該m×2k位I/O配置存貯裝置模式中，該m位內(nèi)部地址的相同的較低n位被用來訪問該存貯部分，使得該m位內(nèi)部地址的較低n位的轉(zhuǎn)換頻度是如此之大從而在該m位配置存貯裝置模式中增大了在存貯部分中的譯碼器、放大器等的功耗。這還將在后面作詳細(xì)解釋。
本發(fā)明的一個目的是要降低在一同步半導(dǎo)體存貯裝置中的功耗，在該同步半導(dǎo)體存貯裝置中兩種或更多種的I/O配置半導(dǎo)體裝置被制造在一芯片上，并且在該制造步驟的一后面的階段中該半導(dǎo)體裝置的一種被選擇和安置。
根據(jù)本發(fā)明，在該M位I/O配置存貯裝置模式中，從該m位內(nèi)部地址選擇其轉(zhuǎn)換頻率較小的n位并用該n位去對該存貯部分進(jìn)行訪問，同時從該m位內(nèi)部地址選擇其轉(zhuǎn)換頻度較大的其它k(k＝m-n)位去選擇2k組內(nèi)部數(shù)據(jù)線中的一組并將它們連接到某些數(shù)據(jù)輸入/輸出管腳。與其相反，在該m×2k位I/O配置存貯裝置模式中，從該m位內(nèi)部地址選擇其轉(zhuǎn)換頻度較大的n位并用它對該存貯部分進(jìn)行訪問，同時該將2k組數(shù)據(jù)線連接到所有的數(shù)據(jù)輸入/輸出管腳。
因而，由于在該M位I/O配置存貯裝置模式中用來訪問該存貯部分的m位內(nèi)部地址的n位具有小的轉(zhuǎn)換頻度，使得在存貯部分的譯碼器、放大器中的功耗被降低，從而降低了在該裝置中的功耗。
從下面結(jié)合附圖并與已有技術(shù)相比較所作的說明將對本發(fā)明有更清楚的了解。
圖1是說明一已有技術(shù)的同步半導(dǎo)體存貯裝置的電路圖；圖2是表明圖1裝置的內(nèi)部地址例子的表；圖3是說明根據(jù)本發(fā)明的同步半導(dǎo)體存貯裝置的第一實(shí)施例的電路圖；圖4是說明圖3裝置的一種變型的部分電路圖；圖5是說明根據(jù)本發(fā)明的同步半導(dǎo)體存貯裝置的第二實(shí)施例的電路圖；圖6是說明圖5裝置的部分詳細(xì)電路圖；圖7A和7B是表明圖1，3和5的模式置位電路的一個例子的電路圖；圖8A和8B是表明圖1，3和5的模式置位電路的另一個例子的電路圖；圖9是說明圖1，3和5的三態(tài)緩沖器的電路圖；圖10是說明圖3和5的三態(tài)緩沖器的電路圖；圖11是說明圖3和5的段計(jì)數(shù)器的一種變型的電路圖；圖12是表明圖11的數(shù)據(jù)串計(jì)數(shù)器的內(nèi)部地址的例子的表；圖13是說明根據(jù)本發(fā)明的同步半導(dǎo)體存貯裝置的第三實(shí)施例的電路圖；圖14是表明圖13的數(shù)據(jù)串計(jì)數(shù)器的內(nèi)部地址的例子的表；圖15是說明根據(jù)本發(fā)明的同步半導(dǎo)體存貯裝置的第四實(shí)施例的電路圖；和圖16是表明圖15的數(shù)據(jù)串計(jì)數(shù)器的內(nèi)部地址的例子的表。
在說明各個最佳實(shí)施例之前，將參照圖1和2說明一已有技術(shù)的同步半導(dǎo)體存貯裝置。
在圖1中，一4位I/O配置存貯裝置和一8位I/O配置存貯裝置被制造在一芯片上，并且在一接線步驟或類似步驟中選擇和安置該裝置中的一個。
標(biāo)號1指明了一用來產(chǎn)生一鎖存時鐘信號LC、一同步時鐘信號SC等的控制電路。該控制電路1還控制一觸發(fā)器2。也就是，在一讀模式中，觸發(fā)器2被置位，這樣就將一讀信號R置為高(＝“1”)而將一寫信號W置為低(＝“0”)。與此相反，在一寫模式中，該觸發(fā)器2被復(fù)位，這樣就將該讀信號R置為低(＝“0”)而將一寫信號W置為高(＝“1”)。
鎖存電路3接收該鎖存控制信號LC去鎖存由A0，A1，…，A8和A9所表明的10位外部地址。該鎖存電路由三態(tài)緩沖器30，31，…，38和39構(gòu)成。由該鎖存電路3所鎖存的外部地址被送到數(shù)據(jù)串計(jì)數(shù)器4。
該數(shù)據(jù)串計(jì)器4由用于外部地址位A0的一觸發(fā)器401，一三態(tài)緩沖器402和一反相器403、用于外部地址位A1的一觸發(fā)器411，一三態(tài)緩沖器412和一反相器413、…；用于外部地址位A8的一觸發(fā)器481，一三態(tài)緩沖器482，一“異或”電路483和一“與”電路484和用于外部地址位A9的一解發(fā)器491，一三態(tài)緩沖器492，一“異或”電路493和一“與”電路494所組成。其結(jié)果是，每次該數(shù)據(jù)串計(jì)數(shù)器4接收同步時鐘信號SC，該數(shù)據(jù)串計(jì)數(shù)器4的內(nèi)容被遞增+1，以產(chǎn)生如圖2所示的由A0＇，A1＇，…，A8＇和A9＇所標(biāo)有的一9位內(nèi)部地址。在圖2中應(yīng)注意的是外部地址(A0，A1，…，A8，A9)＝(A0＇，A1＇，…，A8＇，A9＇)是0000000000。
該內(nèi)部地址位A0＇，A1＇，…，A8＇，A9＇被分別提供給緩沖器50，51，…，58，59。該內(nèi)部地址的較低的9位A0＇，A1＇，…，A8＇被提供給具有相同配置的四個存貯部件60，61，62和63。
該存貯單元60，61，62和63的每個存貯部件均對該內(nèi)部地址的9位A0＇，A1＇，…，A8＇譯碼。結(jié)果，在一讀模式(R＝“1”)中，在每個存貯部件60(61，62，63)的二個存貯單元數(shù)據(jù)被放大并輸出到內(nèi)部數(shù)據(jù)線D0和D4(D1，D5；D2，D6；和D3，D7)。與此相反，在一寫模式(W＝“1”)中，在該內(nèi)部數(shù)據(jù)線D0和D4(D1，D5；D2，D6；和D3，D7)上的數(shù)據(jù)被寫入該存貯部分60，61，62和63的每個存貯部件的二個存貯單元。
該內(nèi)部數(shù)據(jù)線D0，D4，D1，D5，D2，D6，D3和D7分別對應(yīng)于數(shù)據(jù)輸入/輸出管腳P0，P4，P1，P5，P2，P6，P3和P7。在內(nèi)部數(shù)據(jù)線D0，D4，D1，D5，D2，D6，D3和D7與數(shù)據(jù)I/O管腳P0，P4，P1，P5，P2，P6，P3和P7之間還提供有輸入/輸出(I/O)選擇電路70，71，72和73。也就是，在一4位I/O配置存貯裝置模式中，只有數(shù)據(jù)輸入/輸出管腳P0和P3有效。因此，在這種情況下，I/O選擇電路70至73被啟動，這樣就使內(nèi)部數(shù)據(jù)線D0至D3或內(nèi)部數(shù)據(jù)線D4至D7的任何一個被選擇并被連接到數(shù)據(jù)輸入/輸出管腳P0至P3。另一方面，在一8位I/O配置存貯裝置模式中，所有的數(shù)據(jù)輸入/輸出管腳P0至P7都為有效。因此，在這種情況下，該I/O選擇電路70至73不啟動，即該I/O選擇電路70至73是在一通過狀態(tài)，從而使內(nèi)部數(shù)據(jù)線D0至D7被分別地連接到數(shù)據(jù)輸入/輸出管腳P0至P7。
該I/O選擇電路70由工作在讀模式(R＝“1”)的三態(tài)緩沖器701R，702R或703R；由該讀信號R操作的門電路704R，705R和706R；工作在寫模式(W＝“1”)的三態(tài)緩沖器701W，702W和703W；以及由該寫信號W所操作的門電路704W，705W和706W所構(gòu)成。應(yīng)注意的是，I/O選擇電路71，72和73具有與I/O選擇電路70相同的配置。
除了讀信號R和寫信號W之外，該I/O選擇電路70，71，72和73還由模式置位電路8的一模式信號M和該內(nèi)部地址的最高有效位A9＇來控制。也就是，該模式信號M被送到門電路706R和706W。該最高有效位A9＇還通過“或”電路9被送到門電路704R，705R，704W和705W。
在一4位I/O配置存貯裝置模式中，該模式置位電路8致使模式信號M為“0”。結(jié)果，該I/O選擇電路70至73的門電路706R和706W的輸出變?yōu)椤?”，這樣就使得三態(tài)緩沖器703R和703W不啟動，同時使內(nèi)部數(shù)據(jù)線D0至D3或內(nèi)部數(shù)據(jù)線D4至D7的任何一個被選擇并且被連接到諸如P0至P3的數(shù)據(jù)輸入/輸出管腳的一特定組上。在這種情況下， 該最高有效位A9＇通過該“或”電路9被提供給門電路704R，705R，704W和705W。例如，如果A9＇＝“1”，則三態(tài)緩沖器701R或701W被啟動，使得內(nèi)部數(shù)據(jù)線D0至D3被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3另一方面，如果A9＇＝“0”，則三態(tài)緩沖器702R或702W被啟動從而使得內(nèi)數(shù)據(jù)線D4至D7被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3。因而，該I/O選擇電路70至73被置為一啟動狀態(tài)，即置為通過該最高有效位A9＇的一選擇狀態(tài)。
在一8位I/O配置存貯裝置模式中，該模式置位電路8導(dǎo)致該模式信號M為“1”。結(jié)果，該“或”電路9的輸出變?yōu)椤?”而不考慮該最高有效位A9＇，這就使得I/O選擇電路70至73的門電路704R或704W啟動，因而將內(nèi)部數(shù)據(jù)線D0至D3分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3。同時，該I/O選擇電路70至73的門電路706R和706W的輸出變?yōu)椤?”，使得三態(tài)緩沖器703R和703W被啟動，因而將內(nèi)部數(shù)據(jù)線D4至D7連接到數(shù)據(jù)輸入/輸出管腳P4至P7。因而，該I/O選擇電路70至71是在不啟動狀態(tài)，即處于通過該最高有效位A9＇的非選擇狀態(tài)，這就使得內(nèi)部數(shù)據(jù)線D0至D7被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P7。
但是，在圖1的裝置中，由于具有一大的轉(zhuǎn)換頻度的內(nèi)部地址的最低有效位A＇。被用于訪問由存貯部件60，61，62和63所構(gòu)成的存貯部分，所以在譯碼器、放大器等之中的功耗就增大。
在表明本發(fā)明的第一實(shí)施例的圖3中，為了在一4位I/O配置存貯裝置模式中向I/O選擇電路70至73提供該最低有效位A0＇，而將圖1中緩沖器59與“或”電路9相連改為將緩沖器50與“或”電路9相連。為了在一4位I/O配置存貯裝置模式中向存貯部件60至63提供最高有效位A9＇，提供一三態(tài)緩沖器59＇來替代圖1中的緩沖器59并且將其連接到存貯部件60至63的最低有效位側(cè)。也就是，在一4位I/O配置存貯裝置模式中，該最低有效位A0＇作為該最高有效位，和該最高有效位A9＇作為該最低有效位A＇。另一方面，在一8位I/O配置存貯裝置模式中，一三態(tài)緩沖器50＇被提供到該最低有效位A＇。
在一4位I/O配置存貯裝置模式中，該模式置位電路8使得該模式信號M為“0”。結(jié)果，三態(tài)緩沖器50＇不啟動而三態(tài)緩沖器59＇被啟動。因而，該最高有效位A9＇替代最低有效位A0＇而被提供給存貯部件60至63，這就使由9位A9＇，A1＇，…，和A8＇所指明的內(nèi)部地址訪問該存貯部件60至63中的每一個存貯部件。這種內(nèi)部地址具有一如圖2所示的取決于每二個同步信號SC的轉(zhuǎn)換頻度。因此，與圖1所示的電路相比在存貯部件60至63中的功耗被降低。
同時，該I/O選擇電路70至73的門電路706R和706W的輸出變?yōu)椤?”，使得三態(tài)緩沖器703R和703W不啟動，同時內(nèi)部數(shù)據(jù)線D0至D3或內(nèi)部數(shù)據(jù)線D4至D7的任一個被選擇并被連接到諸如P0至P3的數(shù)據(jù)輸入/輸出管腳的特定組。在這種情況下，該最低有效位A0＇通過“或”電路9被提供給門電路704R，705R，704W和705W。例如，如果A0＇＝“1”，則三態(tài)緩沖器701R或701W被啟動，這樣使得內(nèi)部數(shù)據(jù)線D0至D3被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3。另一方面，如果A0＇＝“0”，則三態(tài)緩沖器702R或702W被啟動，從而使得內(nèi)部數(shù)據(jù)線D4至D7分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3。因此，I/O選擇電路70至73被置為一啟動狀態(tài)，即處于通過最低有效位A0＇的一選擇狀態(tài)。
在一8位配置存貯裝置模式中，模式置位電路8使得該模式信號M為“1”。結(jié)果，三態(tài)緩沖器50＇被啟動，同時三態(tài)緩沖器59＇不啟動。因而以與圖1中所示裝置相同的方式由內(nèi)部地址的較低位A0＇，A1＇，…，和A8＇訪問該存貯部件60至63中的每一個。另外，不考慮該最低有效位置A0＇而“或”電路9的輸出變?yōu)椤?”，使得I/O選擇電路70至73的門電路704R或704W被啟動，因而將內(nèi)部數(shù)據(jù)線D0至D3分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3。同時，該I/O選擇電路70至73的門電路706R和706W的輸出變?yōu)椤?”，從而使得三態(tài)緩沖器703R和703W啟動，因而將內(nèi)部數(shù)據(jù)線D4至D7連接到數(shù)據(jù)輸入/輸出管腳P4至P7。因此，該I/O選擇電路70至71處于未啟動狀態(tài)，即處于使用最低有效位A9＇的非選擇狀態(tài)，這樣使內(nèi)部數(shù)據(jù)線D0至D7被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P7。
因而，根據(jù)該第一實(shí)施例，在一4位I/O配置存貯裝置模式中，該最低有效位A0＇與該最高有效位A9＇互換。也就是，具有最大轉(zhuǎn)換頻度的最低有效位A0＇被用于控制I/O選擇電路70至73，同時具有最小轉(zhuǎn)換頻度的最高有效位A9＇被用于訪問該存貯部件60至63。因此，在存貯部件60至63中的譯碼器、放大器等的功耗可被降低。
在表示圖3的裝置的一種變型的圖4中，構(gòu)成一I/O控制電路10的門電路704R，705R，706R，704W，705W和706W被共同地提供給I/O選擇電路70至73，這樣就減少了該電路系統(tǒng)的元件。
在表明了本發(fā)明第二實(shí)施例的圖5中，一4位I/O配置存貯裝置和一16位I/O配置存貯裝置被制造在一芯片上，并且在一接成步驟或類似步驟中選擇和安置該裝置中的一個裝置。在這種情況下，存貯部件60＇具有內(nèi)部數(shù)據(jù)線D0，D4，D8和D12，存貯部件61＇具有內(nèi)部數(shù)據(jù)線D1，D5，D9和D13，存貯部件62＇具有內(nèi)部數(shù)據(jù)線D2，D6，D10和D14，和存貯部件63＇具有內(nèi)部數(shù)據(jù)線D3，D7，D11和D15。也就是，提供了D0至D3，D4至D7，D8至D11，和D12至D15四組內(nèi)部數(shù)據(jù)線。類似地，I/O選擇電路70＇具有數(shù)據(jù)輸入/輸出管腳P0，P4，P8和P12，I/O選擇電路71＇具有數(shù)據(jù)輸入/輸出管腳P1，P5，P9和P13，I/O選擇電路72＇具有數(shù)據(jù)輸入/輸出管腳P2，P6，P10和P14，和I/O選擇電路73＇具有輸入/輸出管腳P3，P7，P11和P15。也就是，提供了P0至P3，P4至P7，P8至P11，和P12至P15四組數(shù)據(jù)輸入/輸出管腳。也就是，在一4位I/O配置存貯裝置模式中，僅僅數(shù)據(jù)輸入/輸出管腳P0和P3有效。因此，在這種情況下，I/O選擇電路70＇至73＇被啟動，以便選擇內(nèi)部數(shù)據(jù)線D0至D3、內(nèi)部數(shù)據(jù)線D4至D7、內(nèi)部數(shù)據(jù)線D8至D11、和內(nèi)部數(shù)據(jù)線D12至D15中的一組并連接到數(shù)據(jù)輸入/輸出管腳P0至P3。另一方面，在一16位I/O配置存貯裝置模式中，所有的數(shù)據(jù)輸入/輸出管腳P0至P15均為有效。因此，在這種情況下，I/O選擇電路70＇至73不啟動，即該I/O選擇電路70＇至73＇處于通過狀態(tài)，以便內(nèi)部數(shù)據(jù)線D0至D15被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P15。這樣一種連接是通過I/O選擇電路70＇至73＇而執(zhí)行的，而I/O選擇電路70＇至73＇是由I/O控制電路10＇控制的。
在圖5中，為了在一4位I/O配置存貯裝置模式中將較低位A0＇和A1＇提供給I/O控制電路10＇，緩沖器50和51被連接到I/O控制電路10＇。另外，提供了三態(tài)緩沖器58＇和59＇來替代圖1中的緩沖器58和59并將其連接到存貯部件60＇至63＇的較低位側(cè)，以便在一8位I/O配置存貯裝置模式中將較高位A8＇和A9＇提供給存貯部件60＇至63＇。也就是，在一4位I/O配置存貯裝置模式中，較低位A0＇和A1＇作為較高位，而較高位A8＇和A9＇作為較低位。另一方面，在一16位I/O配置存貯裝置模式中，三態(tài)緩沖器50＇和51＇被提供有較低位A0＇和A1＇。
在表示圖5的I/O選擇電路70＇和I/O控制電路10＇的詳細(xì)電路的圖6中，該I/O選擇電路70是由工作在讀模式((R＝“1”)的三態(tài)緩沖器701R至703R和707R至710R，和工作在寫模式(W＝“1”)的三態(tài)緩沖器701W至703W和707W到710W所組成。另外，該I/O控制電路10＇是由用來對較低位A0＇和A1＇譯碼的門電路1001至1004，由模式信號M控制的門電路1005至1008，由讀信號R控制的門電路1009至1012，和由寫信號W控制的門電路1013至1016所構(gòu)成。
在一4位I/O配置存貯裝置模式中，該模式置位電路8使得該模式信號M為“0”。結(jié)果，三態(tài)緩沖器50＇至51＇未啟動而三態(tài)緩沖器58＇和59＇啟動。因而，替代較低位A0＇和A1＇的較高位A8＇和A9＇被提供給存貯部件60＇至63＇，以便使存貯部件60＇至63＇的每一個被由8位A8＇，A9＇，A3＇，…所指明的內(nèi)部地址所訪問。這種內(nèi)部地址具有取決于如圖2所示的每四個同步時鐘信號SC的轉(zhuǎn)換頻度。因此，在存貯部件60至63中的功耗被降低。
同時，該I/O選擇電路70＇至73＇的門電路706R和706W的輸出變?yōu)椤?”，使得三態(tài)緩沖器703R，708R，710R，703W，708W和710W未啟動，同時選擇內(nèi)部數(shù)據(jù)線D0至D3，內(nèi)部數(shù)據(jù)線D4至D7，內(nèi)部數(shù)據(jù)線D8至D11和內(nèi)部數(shù)據(jù)線D12至D15中的一組并將其連接到諸如P0至P3的一特定組的數(shù)據(jù)輸入/輸出管腳。在這種情況下，該較低位A0＇和A1＇通過該I/O控制電路10的譯碼器的門電路1001至1004而被提供。
如果A0＇＝“1”和A1＇＝“1”，則門電路1001的輸出為“1”。在這種情況下，因?yàn)閙＝“0”，所以門電路1001至1004的任何譯碼輸出都可通過門電路1005至1008。因此，門電路1001的輸出通過門電路1001并到達(dá)1009和1013。因而，由于三態(tài)緩沖器701R或701W是由讀信號R或?qū)懶盘朩所啟動，所以該內(nèi)部數(shù)據(jù)線D0至D3被分別連接到數(shù)據(jù)輸出/輸入管腳P0至P3。
另外，如果A0＇＝“1”和A1＇＝“1”，則門電路1002的輸出為“1”。因而，門電路1002的輸出通過門電路1006并到達(dá)門電路1010和1014。因此，由于三態(tài)緩沖器702R或702W是由讀信號R或?qū)懶盘朩啟動的，所以內(nèi)部數(shù)據(jù)線D4至D7被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3。
此外，如果A0＇＝“0”和A1＇＝“0”，則門電路1003的輸出為“1”。因此，門電路1003的輸出通過門電路1007并到達(dá)門電路1011和1015。因而，由于三態(tài)緩沖器707R或707W是由讀信號R或?qū)懶盘朩所啟動的，所以內(nèi)部數(shù)據(jù)線D8至D11被分別地連接到數(shù)據(jù)輸入/輸出管腳P0至P3。
另外，如果A0＇＝“0”和A1＇＝“0”，則門電路1004的輸出為“1”。因而，門電路1004的輸出通過門電路1008并到達(dá)門電路1012和1016。因此，由于三態(tài)緩沖器709R或709W是由讀信號R或?qū)懶盘朩所啟動的，所以內(nèi)部數(shù)據(jù)線D12至D15被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3。
在一16位I/O配置存貯裝置模式中，該模式置位電路8導(dǎo)致模式信號m為“1”。結(jié)果，三態(tài)緩部器50＇和51＇被啟動同時三態(tài)緩沖器58＇和59＇未被啟動。因此存貯部件60＇至63＇的每一個被內(nèi)部地址的8個較低位A0＇，A1＇，…，和A7訪問。
同時，不考慮較低位A0＇和A1＇，門電路1005的輸出變?yōu)椤?”和門電路1006至1008的輸出變?yōu)椤?”。因此，三態(tài)緩沖器701R或701W由門電路1009或1013的輸出啟動，其結(jié)果，內(nèi)部數(shù)據(jù)線D0至D3被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P3。同時，門電路706R或706W的輸出變?yōu)椤?”，以便使得三態(tài)緩沖器703R，708R和710R或三態(tài)緩沖器703W，708W和710W的任一個被啟動。因而，內(nèi)部數(shù)據(jù)線D4至D7被分別連接到數(shù)據(jù)輸入/輸出管腳P8至P11，并且內(nèi)部數(shù)據(jù)線D12至D15被分別連接到數(shù)據(jù)輸入/輸出管腳P12至P15。所以該I/O選擇電路70＇至71＇處于被啟動狀態(tài)，即處于由較低位A0＇和A1＇的非選擇狀態(tài)，以便使內(nèi)部數(shù)據(jù)線D0至D15被分別連接到數(shù)據(jù)輸入/輸出管腳P0至P15。
因此，根據(jù)該第二實(shí)施例，在一4位I/O配置存貯裝置模式中，該較低位A0＇和A1＇與較高位A8＇和A9＇互換。也就是，具有較大轉(zhuǎn)換頻度的較低位A0＇和A1＇被用于控制I/O選擇電路70＇至73＇，同時具有較小轉(zhuǎn)換頻度的較高位A8＇和A9＇用來訪問存貯部件60＇至63＇。因而，可降低在存貯部件60＇至63＇的譯碼器、放大器等中的功耗。
在表明圖1，3和5的模式置位電路的一例子的圖7A和7B中，兩個串接的反相器I1和I2是予先被制造在一半導(dǎo)體芯片上。隨后，在一接線組成步驟中，如果一接線方式如圖7A所示是在反相器I1的輸入和地電源端(焊接點(diǎn))GND之間所構(gòu)成，則該模式信號M被安置為“0”(低電位)。另外，如果一接線方式如圖7示是在反相器I1的輸入端和電源端(焊接點(diǎn))Vcc之間所構(gòu)成，則該模式信號M被安置為“1”(高電位)。
在表明圖1，3和5模式置位電路的另一例子的圖8A和8B中，兩個串接的反相器I3和I4和一MOS晶體管Q被予先制造在一半導(dǎo)體芯片上。然后，在一連接步驟中，如圖8A所示未執(zhí)行接線連接時，該模式信號M被置為“0”(低電平)。另外，如圖8B所示由于執(zhí)行了連接接線BW，則該模式信號M被置為“1”(高電平)。
在說明圖1，3和5的諸如402三態(tài)緩沖器的一例子的圖9中，P溝道MOS晶體管901和902與N溝道MOS晶體管903和904被串聯(lián)連接在Vcc電源線和GND線之間。在種情況下，P溝道晶體管901的柵極通過反相器905由控制信號C來控制，而N溝道MOS晶體管904的柵極直接由控制信號C來控制。因此，當(dāng)C＝“0”時，該三態(tài)緩沖器是處于高阻狀態(tài)，同時，與C＝“1”時，一輸出信號OUT是一輸入信號IN的反相信號。
在表明圖3和5的三態(tài)緩沖器諸如59＇的一例子的圖10中，圖9的反相器905被連接到N溝道晶體管904的柵極。因此，當(dāng)C＝“1”時，三態(tài)緩沖器是處于高阻狀態(tài)，同時，當(dāng)C＝“0”時，一輸出信號OUT是一輸入信號IN的反相信號。
在表明圖3和5的數(shù)據(jù)串計(jì)數(shù)器4一變型的圖11中，除了圖3和4的數(shù)據(jù)串計(jì)數(shù)器4的元件之外，數(shù)據(jù)串計(jì)數(shù)器4-A還包括有反相器404、414、…、485。在這種情況下，當(dāng)同步時鐘信號SC由數(shù)據(jù)串計(jì)數(shù)器4-A接收時，該數(shù)據(jù)串計(jì)數(shù)器4-A的內(nèi)容如圖12所示被減1。因此，如在圖3和5的數(shù)據(jù)串計(jì)數(shù)器4相同的方式該最低有效位A0＇具有最大的轉(zhuǎn)換頻度，圖3和5的數(shù)據(jù)串計(jì)數(shù)器4由圖11的數(shù)據(jù)串計(jì)數(shù)器4-A來替換。
在表明本發(fā)明第三實(shí)施例的圖13中，一具有數(shù)據(jù)串長度為2的數(shù)據(jù)串計(jì)數(shù)器4-B取代了圖3中的數(shù)據(jù)串計(jì)數(shù)器4。在這種情況下，如表示該數(shù)據(jù)串計(jì)數(shù)器4-B的內(nèi)容的圖14所示，該第二最低有效位A1＇具有最大的轉(zhuǎn)換頻度。因此，為了在一4位I/O配置存貯裝置模式中向I/O選擇電路70至73提供第二最低有效位置A1＇，緩沖器51替代圖1中的緩沖器59而與“或”電路9相連。另外，為了在一4位I/O配置存貯裝置模式中向存貯部件60至63提供最高有效位A9＇，將三態(tài)緩沖器59＇連接到該存貯部件60至63的第二最低有效位側(cè)。也就是，在一4位I/O配置存貯裝置模式中，第二最低有效位A1＇用作最高有效位，而最高有效位A9＇用作第二最低有效位。另一方面，在一8位I/O配置存貯裝置模式中，三態(tài)緩沖器51＇被提供有第二最低有效位A1＇。
在圖3中，一般來說如果該數(shù)據(jù)串計(jì)數(shù)器具有2N的數(shù)據(jù)串長度(N＝1，2，…)，則第N最低有效位AN-1＇具有最大的轉(zhuǎn)換頻度。因而，在一4位I/O配置存貯裝置模式中，該第N-1最低有效位AN-1被提供給I/O選擇電路70至73。另外，在一4位I/O配置存貯裝置模式中，最高有效位A9＇被提供到存貯部件60至63。也就是，在一4位I/O配置存貯裝置模式中，第N最低有效位AN-1用作最高有效位，而最高有效位A9＇用作第N最低有效位。
在表明本發(fā)明第四實(shí)施例的圖15中，數(shù)據(jù)串計(jì)數(shù)器4-C是由用于外部地址A0的觸發(fā)器401＇，三態(tài)緩沖器402＇，“異或”電路403＇和“與”電路404＇；用于外部地址A1的觸發(fā)器411＇，三態(tài)緩沖器412＇，“異或”電路413＇和“與”電路414＇；…；用于外部地址A8的觸發(fā)器481＇，三態(tài)緩沖器482＇和“異或”電路483＇；以及用于外部地址A9的觸發(fā)器491＇，三態(tài)緩沖器492＇和“異或”電路493＇所組成。結(jié)果，每次該數(shù)據(jù)串計(jì)數(shù)器4-C接收同步時鐘信號SC，該數(shù)據(jù)串計(jì)數(shù)器4-C的內(nèi)容遞減1，以產(chǎn)生如圖16所示的A0＇，A1＇，………，A8＇所指明的9位內(nèi)部地址。在圖16中，應(yīng)注意的是外部地址(A0，A1，…，A8，A9)＝(A0＇，A1＇，…，A8＇，A9＇)是0000000000。
如圖16所示，該最高有效位A9＇具有最大的轉(zhuǎn)換頻度。因此，為了在一8位I/O配置存貯裝置模式中向存貯部件60至63提供最高有效位A9＇，由三態(tài)緩沖器50″來替代緩沖器50并增加了三態(tài)緩沖器59″。也就是，在一4位I/O配置存貯裝置模式中，較低位A0＇，A1＇，…，A8＇被用于訪問存貯部件60至63而最高有效位A9＇被用于控制I/O選擇電路。另一方面，在一8位I/O配置存貯裝置模式中，較高位A1＇，A2＇，…，A9＇被用來訪問存貯部件60至63。
值得指出的是，本發(fā)明通常是應(yīng)用于一種同步半導(dǎo)體存貯裝置，其中一m(m＝1，2，…)位I/O配置存貯裝置和一m×2k(k＝1，2，…)位I/O配置存貯裝置被制造在一芯片上，并且在一接線構(gòu)成步驟或一連接步驟選擇和安置該裝置中的一個。另外，本發(fā)明還可應(yīng)用于一交錯模式。在該交錯模式中，例如，如果該數(shù)據(jù)串長度為4，則二個較低位(A＇，A1＇)是通過(0，1)和(1，0)從(0，0)改變?yōu)?1，1)；通過(0，0)和(1，1)從(0，1)改變?yōu)?1，0)；通過(0，0)和(0，1)從(1，0)改變?yōu)?0，1)；或通過(1，0)和(0，1)從(1，1)改變?yōu)?0，0)。
如前所述，根據(jù)本發(fā)明，因?yàn)樵摯尜A部分是由具有較小的轉(zhuǎn)換頻度的內(nèi)部地址的某些位來訪問的，因而在該存貯部分的功耗可以降低，從而也降低了該裝置的功耗。
權(quán)利要求
1.一種同步半導(dǎo)體裝置，包括一內(nèi)部地址產(chǎn)生裝置(3，4，4-A，4-B)，用來產(chǎn)生連續(xù)地變化的一m(m-2，3，…)位內(nèi)部地址；一由n(n＜m)位進(jìn)行訪問并具有2m-n組內(nèi)部數(shù)據(jù)線(D0～D3，D4～D7；D0～D3，D4～D7，D8～D11，D12～D15)的存貯部分(60～63，60＇～63＇)；2m-n組數(shù)據(jù)輸入/輸出管腳(P0～P3，P4～P7；P0～P3，P4～P7＇P8～P11，P12～P15)；M(M＝1，2，…)位輸入/輸出配置存貯裝置模式置位裝置(8，70，…，70＇)，用來由具有較小轉(zhuǎn)換頻度的所述m位內(nèi)部地址的n位訪問所述存貯部分和用來由具有較大轉(zhuǎn)換頻度的所述m位內(nèi)部地址的(m-n)位選擇2m-n組內(nèi)部數(shù)據(jù)線的一組以便將所選擇的內(nèi)部數(shù)據(jù)線組連接到所述2m-n組數(shù)據(jù)輸入/輸出管腳的一組(P0～P3)；和M×2m-n位輸入/輸出配置存貯裝置模式置位裝置(8，70，…，70＇)，用來由具有較大轉(zhuǎn)換頻度的所述m位內(nèi)部地址的n位訪問所述存貯部分和用來將所述2m-n組內(nèi)部數(shù)據(jù)線連接到所述2m-n組數(shù)據(jù)輸入/輸出管腳。
2.如權(quán)利要求1所述的一種裝置，其中所述的內(nèi)部地址產(chǎn)生裝置接收一同步時鐘信號(SC)去使所述m位內(nèi)部地址增1，所述具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較高n位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的(m-n)位是所述m位內(nèi)部地址的較低(m-n)位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較低n位。
3.如權(quán)利要求1所述的一種裝置，其中所述內(nèi)部地址產(chǎn)生裝置接收一同步時鐘信號(SC)使所述m位內(nèi)部地址減1，所述具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較高n位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的(m-n)位是所述m位內(nèi)部地址的較低的(m-n)位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地地址的較低的n位。
4.如權(quán)利要求1所述的一種裝置，其中所述的內(nèi)部地址產(chǎn)生裝置接收一同步時鐘信號(SC)使所述m位內(nèi)部地址增量為2，所述具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較高n位和它的最低有效位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的(m-n)位是除它的最低有效位之外的所述m位內(nèi)部地址的較低的(m-n)位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較低的n位。
5.如權(quán)利要求1所述的一種裝置，其中所述內(nèi)部地址產(chǎn)生裝置接收一同步時鐘信號(SC)使所述m位內(nèi)部地址減量為2，所述具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較高n位和它的最低有效位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較高n位和它的最低有效位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的(m-n)位是除它的最低有效位之外的所述m位內(nèi)部地址的較低(m-n)位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較低n位。
6.如權(quán)利要求1所述的一種裝置，其中所述內(nèi)部地址產(chǎn)生裝置接收一同步時鐘信號(SC)使所述m位內(nèi)部地址的增量為2n-1(N＝3，4，…)，所述具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較高n位和它的最低有效位至第N最低有效位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的(m-n)位是除它的最低有效位至第N最低有效位之外的所述m位內(nèi)部地址的較低(m-n)位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較低n位。
7.如權(quán)利要求1所述的一種裝置，其中所述內(nèi)部地址產(chǎn)生裝置接收一同步時鐘信號(SC)使所述m位內(nèi)部地址的減量為2N-1(N＝3，4，…)，所述具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較高n位和它的最低有效位至第N最低有效位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的(m-n)位是除它的最低有效位至第N最低有效位外的所述m位內(nèi)部地址的較低(m-n)位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較低的n位。
8.如權(quán)利要求1所述的一種裝置，其中所述內(nèi)部地址產(chǎn)生裝置接收一同步時鐘信號(SC)以改變所述m位內(nèi)部地址使得所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的較高位比所述m位內(nèi)部地址的較低位有所改變，所述具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較低n位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的(m-n)位是所述m位內(nèi)部地址的較高(m-n)位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較低n位。
9.一種同步半導(dǎo)體裝置，包括一內(nèi)部地址產(chǎn)生裝置(3，4，4-A，4-B)，用來產(chǎn)生連續(xù)變化的m(m＝2，3，…)位內(nèi)部地址；一由n(n＜m)位訪問并具有2m-n組內(nèi)部數(shù)據(jù)線(D0～D3，D4～D7；D0～D3，D4～D7，D8～D11，D12～D15)的存貯部分(60～63，60＇～63＇)；2m-n組數(shù)據(jù)輸入/輸出管腳(P0～P3，P4～P7；P0～P3，P4～P7，P8～P11，P12～P15)；M(M＝1，2，…)位輸入/輸出配置存貯裝置模式置位裝置(8，70，…70＇)，用來由所述m位內(nèi)部地址的較高n位來訪問所述存貯部分和用來由所述m位內(nèi)部地址的較低(m-n)位選擇所述2m-n組內(nèi)部地址線的一組，將所選擇的內(nèi)部地址線組連接到所述2m-n組數(shù)據(jù)輸入/輸出管腳的一組(P0～P3)；和M×2m-n位輸入/輸出配置存貯裝置模式置位裝置(8，70，…70＇)，用來由所述m位內(nèi)部地址的較低n位訪問所述存儲部分和用來將所述2m-n組內(nèi)部數(shù)據(jù)線連接到所述2m-n組數(shù)據(jù)輸入/輸出管腳。
10.一種同步半導(dǎo)體裝置，包括一內(nèi)部地址產(chǎn)生裝置(3，4，4-A，4-B)，用來產(chǎn)生連續(xù)變化的m(m＝2，3，…)位內(nèi)部地址；一由n(n＜m)位訪問并具有2m-n組內(nèi)部地址線(D0～D3，D4～D7；D0～D3，D4～D7，D8～D11，D12～D15)的存貯部分(60～63，60＇～63＇)；2m-n組數(shù)據(jù)輸入/輸出管腳(P0～P3，P4～P7；P0～P3，P4～P7，P8～P11，P12～P15)；M(M＝1，2，…)位輸入/輸出配置存貯裝置模式置位裝置(8，70，…，70＇)，用來由所述m位內(nèi)部地址的較低n位訪問所述存貯部分和用來由所述m位內(nèi)部地址的較高(m-n)位選擇所述2m-n組內(nèi)部數(shù)據(jù)線的一組，并將所選擇的內(nèi)部數(shù)據(jù)線組連接到所述2m-n組數(shù)據(jù)輸入/輸出管腳的一組(P0～P3)；和M×2m-n位輸入/輸出配置存貯裝置模式置位裝置(8，70，…，70＇)，用來由所述m位內(nèi)部地址的較高n位訪問所述存貯部分和用來將所述2m-n組內(nèi)部數(shù)據(jù)線連接到所述2m-n組數(shù)據(jù)輸入/輸出管腳。
11.一種同步半導(dǎo)體存貯裝置，包括一外部地址鎖存電路(3)，用來接收一鎖存信號(LC)去鎖存一m位外部地址(A0，A1，…，A9)；一數(shù)據(jù)串計(jì)數(shù)器(4，4-A，4-B，4-C)，連接到所述外部地址鎖存電路，用來接收一同步時鐘信號(SC)去基于所述外部地址產(chǎn)生一m位內(nèi)部地址(A0＇，A1＇，…，A9＇)；一由n(n＜m)位進(jìn)行訪問并具有2m-n組內(nèi)部地址線(D0～D3，D4～D7；D0～D3，D4～D7，D8～D11，D12～D15)的存貯部分(60～63，60＇～63＇)；2m-n組數(shù)據(jù)輸入/輸出管腳(P0～P3，P4～P7；P0～P3，P4～P7，P8～P11，P12～P15)；一連接在所述2m-n組內(nèi)部數(shù)據(jù)線和所述2m-n組數(shù)據(jù)輸入/輸出管腳之間的輸入/輸出選擇裝置(70～73，70＇～73＇)，用來選擇用于在一M(M＝1，2，…)位輸入/輸出配置存貯裝置模式中的所述2m-n組數(shù)據(jù)輸入/輸出管腳的一組的所述2m-n組內(nèi)部數(shù)據(jù)線的一組和用來在一M×2m-n位輸入/輸出配置存貯裝置模式中將所述2m-n組內(nèi)部數(shù)據(jù)線連接到所述2m-n組數(shù)據(jù)輸入/輸出管腳；M(M＝1，2，…)位輸入/輸出配置存貯裝置模式置位裝置(8，70，…，70＇)，用來由具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位來訪問所述存貯部分和用來由所提供的具有較大轉(zhuǎn)換頻度的所述m位內(nèi)部地址的(m-n)位啟動所述輸入/輸出選擇裝置；和M×2m-n位輸入/輸出配置存貯裝置模式置位裝置(8，70，…，70＇)，用來由具有較大轉(zhuǎn)換頻度的所述m位內(nèi)部地址的n位訪問所述存貯部分和用來停止所述輸入/輸出選擇裝置的啟動以將所述2m-n組內(nèi)部數(shù)據(jù)線連接到所述2m-n組數(shù)據(jù)輸入/輸出管腳。
12.如權(quán)利要求10所述的一種裝置，其中所述數(shù)據(jù)串計(jì)數(shù)器接收一同步時鐘信號(SC)以由2N-1(N＝2，3，…)改變所述M位內(nèi)部地址，所述具有較小轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較高n位和它的最低有效位至第N最低有效位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的(m-n)位是除了它的最低有效位至第N最低有效位之外的所述m位內(nèi)部地址的較低(m-n)位，所述具有較大轉(zhuǎn)換頻度的m位內(nèi)部地址的n位是所述m位內(nèi)部地址的較低n位。
13.一種同步半導(dǎo)體存貯裝置，包括一內(nèi)部地址產(chǎn)生裝置(4，4-A，4-B，4-C)，用來響應(yīng)于一同步時鐘信號(SC)來產(chǎn)生一m位內(nèi)部地址；一具有2k組內(nèi)部數(shù)據(jù)線(D0～D3，D4～D7)的存貯部分(60～63，60＇～63＇)，所述存貯部分能夠工作于一m位輸入/輸出配置存貯裝置模式和一M×2k(k＝1，2，…)位輸入/輸出配置存貯裝置模式，在所述M位輸入/輸出配置存貯模式之下由其位是響應(yīng)于所述同步時鐘信號而高頻度變化的所述m位內(nèi)部地址的k位所選擇的2k組內(nèi)部數(shù)據(jù)線等于在所述M×2k位輸入/輸出配置存貯模式之下的所述2k組內(nèi)部數(shù)據(jù)線。
全文摘要
一同步半導(dǎo)體存貯裝置具有M位I/O配置存貯裝置模式和M×文檔編號G11C11/401GK1148249SQ9511635
公開日1997年4月23日 申請日期1995年8月12日 優(yōu)先權(quán)日1994年8月12日
發(fā)明者高井康浩 申請人:日本電氣株式會社