專利名稱：用于快速存儲(chǔ)器的比特映象尋址方案的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的領(lǐng)域本發(fā)明普遍地涉及用于半導(dǎo)體存儲(chǔ)器設(shè)備的讀和寫路徑體系結(jié)構(gòu)，并且具體涉及用于包括了存貯多于單個(gè)比特的數(shù)據(jù)的存儲(chǔ)器單元的非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的讀和寫路徑體系結(jié)構(gòu)。
本發(fā)明的背景在現(xiàn)在的計(jì)算機(jī)系統(tǒng)設(shè)計(jì)中非易失性半導(dǎo)體存儲(chǔ)器設(shè)備是基本組件塊。在非易失性存儲(chǔ)器中存貯數(shù)據(jù)的主要方式是存儲(chǔ)器單元。在以前典型的存儲(chǔ)器技術(shù)提供了每個(gè)單元一個(gè)比特或兩個(gè)狀態(tài)的存貯容量。在現(xiàn)有技術(shù)中，非易失性存儲(chǔ)器單元具有多于兩種可能的狀態(tài)。
一種現(xiàn)有的非易失性半導(dǎo)體存儲(chǔ)器是快速電可擦除可編程只讀存儲(chǔ)器(快速“EEPROM”)。現(xiàn)有技術(shù)的快速EEPROM通常允許同時(shí)讀幾個(gè)快速單元。進(jìn)而，典型的現(xiàn)有的快速EEPROM具有比任一時(shí)刻能夠輸出的數(shù)據(jù)量多很多的存貯容量。相應(yīng)地，一個(gè)快速EEPROM的每次輸出通常與一個(gè)把快速單元按行和列排列的陣列相聯(lián)系，在該陣列中每個(gè)快速單元是唯一尋址的。當(dāng)一個(gè)用戶提供一個(gè)地址后，快速EEPROM中的行和列譯碼邏輯選擇相應(yīng)的快速單元。如果提供了多于一個(gè)的輸出，該矩陣通常劃分為包括了該陣列中幾列的大小相同的數(shù)據(jù)塊。例如，在包括了排列成1024行和512列中的512K快速單元的一個(gè)十六個(gè)輸出的快速設(shè)備中，十六個(gè)數(shù)據(jù)塊中的每一個(gè)包含了32列1024行的快速單元。
一種現(xiàn)有的快速單元是一個(gè)包括了一個(gè)選擇門，一個(gè)浮柵、一個(gè)漏極和一個(gè)源極的場(chǎng)效應(yīng)晶體管(FET)。為了進(jìn)行讀操作，快速單元的源極接地，且快速單元的漏極與該陣列的一個(gè)位線連接。通過與選擇門連接的字線為該選擇門提供一個(gè)選擇電壓使得快速單元打開和關(guān)閉。在提供了選擇電壓時(shí)快速單元傳導(dǎo)電流的范圍取決于該快速單元的門限電壓Vt。Vt能夠通過在浮柵上俘獲電子而增加。一種在快速單元中存貯信息的典型方法要求在浮柵上俘獲更多的電子以增加快速單元的Vt，這樣當(dāng)提供給選擇門選擇電壓時(shí)可減少存儲(chǔ)器單元傳導(dǎo)的電流。如果在提供了選擇電壓時(shí)單元電流小于一個(gè)參考電流，該快速單元被稱為“已被編程的”。如果在提供了選擇電壓時(shí)單元電流大于該參考電流，該快速單元被稱做“已擦除的”。因?yàn)榈湫偷默F(xiàn)有技術(shù)的快速單元被配置為兩種可能狀態(tài)中的一種，編程的或已擦除的，所以認(rèn)為典型的快速單元可存貯一個(gè)比特的數(shù)據(jù)。
用于訪問存貯在快速單元中的數(shù)據(jù)的當(dāng)前的典型的方案基于每個(gè)單元存貯一個(gè)比特的數(shù)據(jù)的前提。在這種現(xiàn)有方案中，為每個(gè)被選中的單元提供一個(gè)輸出，并且如同在存儲(chǔ)器單元中尋址數(shù)據(jù)比特一樣地尋址一個(gè)特別的存儲(chǔ)器單元。但是，當(dāng)存儲(chǔ)器單元存儲(chǔ)了二個(gè)或更多的數(shù)據(jù)比特時(shí)，這種用于單個(gè)比特單元的讀出路徑體系結(jié)構(gòu)就不適合了，因?yàn)槊總€(gè)存儲(chǔ)器單元地址對(duì)應(yīng)于多于一個(gè)比特，這樣，就需要一種可以訪問存貯在存貯了n個(gè)數(shù)據(jù)比特的存儲(chǔ)器單元中的每一個(gè)信息比特的讀出路徑體系結(jié)構(gòu)。類似地，也需要可以往每個(gè)存儲(chǔ)器單元寫入n個(gè)數(shù)據(jù)比特的一種寫入路徑體系結(jié)構(gòu)。
本發(fā)明概述和目的因此，本發(fā)明的一個(gè)目的是提供一種能夠訪問每個(gè)單元存貯n個(gè)比特的存儲(chǔ)器單元中的每個(gè)比特的讀出路徑體系結(jié)構(gòu)。
本發(fā)明的另一個(gè)目的是提供一種能將數(shù)據(jù)寫入到每個(gè)單元存貯n個(gè)比特的存儲(chǔ)器單元的寫入路徑體系結(jié)構(gòu)。
這些和其它目的通過用于訪問存貯至少兩個(gè)數(shù)據(jù)比特的被選中的存儲(chǔ)器單元中的數(shù)據(jù)的一種讀出路徑電路來實(shí)現(xiàn)。該讀出路徑電路包括了在數(shù)量上與被選單元中存貯的n個(gè)比特?cái)?shù)相同的輸出。該讀出路徑電路還包括一個(gè)讀出電路，該讀出電路與被選存儲(chǔ)器單元連接并且與每個(gè)輸出連接，以便確定被選存儲(chǔ)器單元中存儲(chǔ)的n個(gè)比特中每個(gè)的狀態(tài)及從每個(gè)相應(yīng)的輸出輸出各個(gè)比特。相應(yīng)的寫入路徑電路也被公開。
第二實(shí)施例為本發(fā)明的目的提供了用于訪問存貯在被選的至少存儲(chǔ)了二個(gè)數(shù)據(jù)比特的存儲(chǔ)器單元中的數(shù)據(jù)的讀出路徑電路。讀出路徑電路包括一個(gè)輸出及與被選存儲(chǔ)器單元中存儲(chǔ)的比特?cái)?shù)數(shù)量相同的鎖存器。讀出路徑電路還包括了一個(gè)讀出電路，該讀出電路與被選存儲(chǔ)器單元連接且與每個(gè)鎖存器連接以便確定存貯在被選存儲(chǔ)器單元中的n個(gè)二進(jìn)制位的每一位的狀態(tài)。一個(gè)開關(guān)電路選擇地且順序地將每個(gè)鎖存器的輸出與輸出連接，這樣通過幾個(gè)連續(xù)的時(shí)鐘周期就可輸出存貯在被選存儲(chǔ)器單元中的數(shù)據(jù)。相應(yīng)的寫入路徑電路也是如此。
通過后附的圖表及下面的詳細(xì)描述將體現(xiàn)出本發(fā)明的其它目的、特性及先進(jìn)性。
附圖簡(jiǎn)介本發(fā)明以附圖并不只局限于附圖來進(jìn)行說明，在附圖中相同的參考標(biāo)明了類似部件，在附圖中

圖1顯示了一個(gè)根據(jù)一個(gè)實(shí)施例的計(jì)算機(jī)系統(tǒng)。
圖2顯示了做為Vt的一個(gè)功能的多級(jí)快速單元的分布。
圖3說明了一個(gè)依從第一實(shí)施例的基于輸出的讀出路徑體系結(jié)構(gòu)。
圖4A是一個(gè)二進(jìn)制搜索讀出方案的流程圖。
圖4B是用于二進(jìn)制搜索讀出方案的更傳統(tǒng)的流程圖。
圖5說明了一種完成了用于讀出具有4種可能狀態(tài)的快速單元的狀態(tài)的二進(jìn)制搜索方案的讀出電路。
圖6顯示了一種基于輸出的寫入路徑體系結(jié)構(gòu)。
圖7顯示了一種基于地址的讀出路徑體系結(jié)構(gòu)。
圖8顯示了一種基于地址的寫入路徑體系結(jié)構(gòu)。
圖9顯示了一個(gè)可以實(shí)現(xiàn)基于地址的或基于輸出的尋址方案的可選寫入路徑體系結(jié)構(gòu)。
詳細(xì)描述為了有效地說明，這些附圖所涉及的存儲(chǔ)器設(shè)備均假設(shè)為帶有一個(gè)512K快速單元陣列的一個(gè)十六個(gè)輸出的快速EEPROM。該陣列為1024行和512列，并劃分為16個(gè)同樣大小的數(shù)據(jù)塊，每塊具有1024行和32列。每個(gè)實(shí)施例中共同的部件均做相似的標(biāo)記以免混淆。這個(gè)例子并沒有詳述可以實(shí)現(xiàn)本發(fā)明的方法和設(shè)備。
圖1顯示了一個(gè)實(shí)施例的計(jì)算機(jī)系統(tǒng)。該計(jì)算機(jī)系統(tǒng)通常包括一個(gè)總線111，或與之相連的可能有一個(gè)處理器112，主存儲(chǔ)器114，靜態(tài)存儲(chǔ)器16，海量存貯設(shè)備117，及集成電路控制器118。靜態(tài)存儲(chǔ)器116可能包括一個(gè)每個(gè)單元可以存貯多個(gè)數(shù)據(jù)比特的快速電可擦除可編程只讀存儲(chǔ)器或者其它非易失存儲(chǔ)器設(shè)備。類似地，海量存貯設(shè)備117可以是一個(gè)使用每個(gè)單元存貯多個(gè)比特的非易失性存儲(chǔ)器設(shè)備來存貯數(shù)據(jù)的固態(tài)硬盤驅(qū)動(dòng)器117。
集成電路卡119和120可以包括在該計(jì)算機(jī)系統(tǒng)中，并且與個(gè)人計(jì)算機(jī)存儲(chǔ)器卡工業(yè)(PCMCIA)總線126相連。PCMCIA總線126與總線111和集成電路(IC)控制器118相連以便提供卡119及120和該計(jì)算機(jī)系統(tǒng)其余部分之間的通信信息。IC控制器118通過PCMCIA總線126為IC卡119及120提供控制及地址信息，并與總線111相連。
該計(jì)算機(jī)系統(tǒng)進(jìn)而可以包括一個(gè)顯示設(shè)備121，一個(gè)鍵盤122，一個(gè)光標(biāo)控制設(shè)備123，一個(gè)硬拷貝設(shè)備，以及一個(gè)聲音抽樣設(shè)備125。本計(jì)算機(jī)系統(tǒng)的具體部件和配置取決于使用該計(jì)算機(jī)系統(tǒng)的特定的應(yīng)用。例如，圖1中的計(jì)算機(jī)系統(tǒng)可能是一個(gè)個(gè)人數(shù)字輔助臺(tái)(PDA)，一個(gè)筆式計(jì)算機(jī)系統(tǒng)，一臺(tái)主計(jì)算機(jī)或一臺(tái)個(gè)人電腦。
對(duì)于每個(gè)實(shí)施例，每個(gè)存儲(chǔ)器單元都是一個(gè)快速單元，陣列中的每個(gè)快速單元能夠處于四種模擬狀態(tài)中的一種，并且由兩個(gè)二進(jìn)制比特表示快速單元的狀態(tài)。圖2顯示了做為Vt的一個(gè)函數(shù)的多級(jí)快速單元的一種分布。正如所看到的，每個(gè)狀態(tài)由一個(gè)分隔區(qū)間而分開，并且從每個(gè)分隔區(qū)間都提供了一個(gè)參考點(diǎn)，共3個(gè)參考點(diǎn)Ref1，Ref2和Ref3。這些參考點(diǎn)用于區(qū)別這些模擬狀態(tài)。狀態(tài)1在4個(gè)狀態(tài)中處于Vt電壓的最低的范圍中，并且表示為兩個(gè)比特都為邏輯1(都被擦除)。當(dāng)高位比特(比特1)為邏輯1且低位比特(比特0)為邏輯0則為狀態(tài)2。當(dāng)比特1為邏輯0且比特0為邏輯1則表示狀態(tài)3。狀態(tài)4由兩個(gè)比特都為邏輯0。表示(全為可編程的)。可能的狀態(tài)的數(shù)目n并不限制為4。例如，狀態(tài)的個(gè)數(shù)可以為3，5，16等等。進(jìn)而，二進(jìn)制比特與模擬狀態(tài)的映射可以不同。例如，Vt電壓的最低區(qū)域可以由兩個(gè)比特都為邏輯0來表示。
需要注意的是非易失性存儲(chǔ)器設(shè)備而非快速EEPROM和易失性存儲(chǔ)器設(shè)備諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)可能具有存儲(chǔ)三個(gè)或更多的模擬狀態(tài)的能力。進(jìn)而，需要注意到帶有浮柵的非易失性存儲(chǔ)設(shè)備的模擬狀態(tài)可以用不同于門限電壓Vt的詞語表示。例如，模擬狀態(tài)可以表示為圖2中所示的門限電壓Vt的范圍，可以表示為漏極電流ID的范圍，或浮柵上存貯的電荷的范圍。易失性存儲(chǔ)器單元例如DRAM存儲(chǔ)器單元通常包括由一個(gè)電容并且可以類似地用電荷、電流或電壓的范圍來表示。
一個(gè)帶有一個(gè)浮柵的非易失性存儲(chǔ)器單元表現(xiàn)為具有一個(gè)隨著浮柵上的電荷的增加而增加的門限電壓Vt的場(chǎng)效應(yīng)晶體管。存儲(chǔ)器單元的漏極電流ID(“單元電流”)隨著門限電壓和單元電荷級(jí)的增加而減小。存儲(chǔ)器單元的門限電壓Vt與存儲(chǔ)器單元的漏極電流ID間的關(guān)系由下面的表達(dá)式給出對(duì)于VD＞VG－Vt有IDaGm×(VG－Vt)Gm是存儲(chǔ)器單元的跨導(dǎo)；VG是存儲(chǔ)器單元的柵極電壓；VD是存儲(chǔ)器單元的漏極電壓；及Vt是存儲(chǔ)器單元的門限電壓。
給出這種關(guān)系，可以有多種方法讀出存儲(chǔ)器單元的浮柵上存貯的電荷量，包括讀出在給存儲(chǔ)器單元的選擇門提供了一個(gè)恒定電壓時(shí)的存儲(chǔ)器單元的單元電流；讀出要將存儲(chǔ)器單元的單元電流升至一個(gè)期望的值時(shí)在選擇門上所需的電壓量；讀出在為存儲(chǔ)器單元的選擇門提供一個(gè)恒定電壓時(shí)在一個(gè)與存儲(chǔ)器單元的漏極相連的負(fù)載上的電壓降，在此單元電流決定負(fù)載上的電壓降的量；以及讀出為了達(dá)到在與存儲(chǔ)器單元的漏極相連的負(fù)載上所期望的電壓降而在選擇門上需要的電壓量。要確定存儲(chǔ)器單元的模擬狀態(tài)，但是并不需要確定存儲(chǔ)在浮柵上的精確的電荷量。能將存儲(chǔ)器單元的一種特性與一個(gè)已知的參考值進(jìn)行比較就足夠了。
一種參考值是一個(gè)參考存儲(chǔ)器單元，它被編程已具有了一個(gè)已知的、通常介于已定義的狀態(tài)之間的門限電壓Vt?？梢园汛鎯?chǔ)器單元的讀出電路復(fù)制給參考存儲(chǔ)器單元，并且將該讀出電路的輸出與參考的讀出電路的輸出用一個(gè)差分比較器進(jìn)行比較。因?yàn)樽x出存儲(chǔ)器單元的單元電荷級(jí)通常要進(jìn)行電壓或電流的比較，所以一個(gè)可能通過用電壓源或電流源來提供適合于具有一個(gè)處于已定義的模擬狀態(tài)之間的單元電荷級(jí)的參考存儲(chǔ)器單元的電壓或電流的方法來提供該參考值。由于這個(gè)原因，參考值Ref1、Ref2及Ref3并不指定為門限電壓，單元電流，或一個(gè)浮柵上存貯的電荷級(jí)。相應(yīng)地，可以理解為圖2中的參考值對(duì)應(yīng)于由單元電荷極、單元電流ID，和門限電壓Vt之間的關(guān)系來定義的存儲(chǔ)器單元的特性。為了簡(jiǎn)化后面的討論，將用門限電壓VR1，VR2和VR3來分別表示參考值Ref1，Ref2和Ref3。
圖3說明了一個(gè)基于第一實(shí)施例的基于輸出的讀出路徑體系結(jié)構(gòu)。這個(gè)第一實(shí)施例的基于輸出的讀出路徑體系結(jié)構(gòu)是為了允許在一個(gè)單獨(dú)的時(shí)鐘周期中訪問一個(gè)被選的快速單元中的n個(gè)比特而設(shè)計(jì)的。該讀出路徑體系結(jié)構(gòu)被稱為“基于輸出的”是因?yàn)橐粋€(gè)單元中的每個(gè)比特都映射到一個(gè)唯一的輸出。雖然圖3中說明的是每個(gè)單元中存貯兩個(gè)比特時(shí)的一個(gè)讀出路徑體系結(jié)構(gòu)，但是該結(jié)構(gòu)可以很容易地適用于提供對(duì)存貯了n個(gè)二進(jìn)制位的快速單元的訪問。
在這個(gè)讀出路徑體系結(jié)構(gòu)中，每個(gè)被選快速單元提供n個(gè)輸出。在這種特性下，一個(gè)地址用于選擇一個(gè)單獨(dú)的單元。地址由地址線5提供，它包括了行地址線6和列地址線7。地址線5還包括了一個(gè)MLC地址線70，這在后面詳細(xì)介紹。然而數(shù)據(jù)決和輸出之間的映射是由一對(duì)一的對(duì)應(yīng)而改變的。在圖3的例子中，有16個(gè)數(shù)據(jù)塊B0-B15，但在任何一個(gè)時(shí)刻只有8個(gè)數(shù)據(jù)塊與16個(gè)輸出，D0-D15相關(guān)。
對(duì)于一個(gè)每個(gè)單元有兩個(gè)比特的陣列，如果要保持陣列中快速單元的數(shù)量仍為512K，以使得雙比特快速陣列的增加的密度得到充分利用，那么最好比訪問存貯單比特的快速單元陣列通常所需要的地址線的數(shù)量多增加一條額外的地址線。必須增加的地址線的數(shù)量是多比特單元提供的一種增加的存儲(chǔ)器空間的功能。對(duì)存儲(chǔ)器空間的每次增倍或部分增長(zhǎng)，最好增加一條地址線。對(duì)于奇數(shù)個(gè)比特，例如每個(gè)單元3個(gè)比特，增加的地址線使得地址空間大于可以訪問的存儲(chǔ)器空間。這樣，每單元四個(gè)比特的陣列具有與每單元三個(gè)比特的陣列相同數(shù)目的地址線，但是地址空間和存儲(chǔ)器空間是共同擴(kuò)展的。如果陣列的大小減半以便一個(gè)典型的512K快速存儲(chǔ)器設(shè)備的大小減小，對(duì)于一個(gè)雙比特的快速單元陣列就不需要另外的地址線。
在這個(gè)例子中，每個(gè)被選快速單元的浮柵是可編程的，以使得每個(gè)被選的快速單元具有一個(gè)門限電壓Vt和一個(gè)對(duì)應(yīng)于能用兩個(gè)二進(jìn)制比特表示的四種可能狀態(tài)之一的單元電流。一個(gè)浮柵的狀態(tài)可以通過一個(gè)恒定選擇電壓/可變的單元電流的讀出方法來決定，在此每次讀快速單元時(shí)為快速單元的選擇門提供一個(gè)恒定和預(yù)先決定的選擇電壓?？焖賳卧臓顟B(tài)是通過在為快速單元和一個(gè)參考單元提供相同的選擇電壓時(shí)，將快速單元的單元電流與參考單元(沒有示出)的單元電流相比較而得出。正如前面討論的，當(dāng)為選擇門提供了選擇電壓時(shí)，快速單元的門限電壓Vt決定快速單元的單元電流。
在圖3中，用戶通過地址線5提供一個(gè)地址，行譯碼器10和包括了列譯碼器20和25的列譯碼器進(jìn)行譯碼以選擇十六個(gè)快速單元，每個(gè)快速單元來自數(shù)據(jù)塊B0至B15。地址的譯碼如同現(xiàn)有技術(shù)一樣。MLC地址線70的狀態(tài)決定哪八個(gè)快速單元將與十六個(gè)輸出相連。被選中的快速單元30和35是對(duì)應(yīng)于行和列譯碼器的地址譯碼操作從十六個(gè)快速單元中選出的兩個(gè)?？焖賳卧?0選自數(shù)據(jù)塊B0?？焖賳卧?5選自數(shù)據(jù)塊B1。被選快速單元30和35的漏極分別通過列譯碼器20和25與讀出路徑電路連接。
基于輸出的讀出電路包括一個(gè)用于從被選快速單元30和35中選擇出對(duì)應(yīng)于MLC地址線70的地址比特的電路，一個(gè)讀出電路40，該電路讀出最后被選中的快速單元的狀態(tài)并且輸出二個(gè)比特以指示該狀態(tài)，以及輸出緩沖區(qū)50和55，每個(gè)緩沖區(qū)輸出一個(gè)二進(jìn)制比特到存儲(chǔ)器設(shè)備的輸出。用于在被選快速單元30和35之間進(jìn)行選擇的電路包括了非門71和n-通道FET72及73。
對(duì)于第一實(shí)施例，增加的那根地址線的狀態(tài)決定了是陣列的高字即存貯在編號(hào)為奇數(shù)的數(shù)據(jù)塊B1-B15中的十六比特，還是陣列的低字，即存儲(chǔ)在編號(hào)為偶數(shù)的數(shù)據(jù)塊B0-B14中的十六比特被送到存儲(chǔ)器設(shè)備的輸出。增加的地址線顯示為MLC地址線70，它與非門71的輸入及n-通道FET73的控制極相關(guān)。當(dāng)該地址位是邏輯0時(shí)，非門71提供一個(gè)邏輯1給n通道FET72的控制極。FET 72接通使得讀出電路40與存貯了低字的兩個(gè)比特的數(shù)據(jù)塊B0的列譯碼器20連接。當(dāng)?shù)刂肺粸檫壿?時(shí)，讀出電路40與存貯了高字的兩個(gè)比特的數(shù)據(jù)塊B1的列譯碼器25連接。對(duì)于其余的數(shù)據(jù)塊對(duì)，MLC地址線70與類似的電路連接使得選出來自八個(gè)數(shù)據(jù)塊的總共八個(gè)快速單元以輸出十六個(gè)數(shù)據(jù)比特。本實(shí)施例的另一方案是將該陣列分為八個(gè)數(shù)據(jù)塊每塊具有64列。那么增加的地址線能夠合并到列譯碼電路中。通過這種方法，列譯碼電路直接選擇所需的快速單元，而不需要借助于一個(gè)附加的諸如包括了非門71和FET72及73的選擇電路中。
當(dāng)MLC地址線70的地址位為邏輯0時(shí)，快速單元30與讀出電路40連接。對(duì)于讀取訪問，讀出操作最好如下面的圖4A和4B中說明的采用一種二元搜索讀出方法執(zhí)行。讀出電路將高位Bit1輸出到緩沖區(qū)50，并且將低位Bit0輸出到緩沖區(qū)55。輸出緩沖區(qū)50和55將數(shù)據(jù)分別輸出到D0和D1。特定的與輸出間的映射并沒有限制為相鄰的輸出且可以根據(jù)系統(tǒng)的需要而定。例如，高位Bit1可以送到輸出D0且低位Bit0可以送到輸出D7。
圖4A是一個(gè)方框圖，顯示了一個(gè)用于確定具有多于兩種可能狀態(tài)的存儲(chǔ)器單元的狀態(tài)的二元搜索方法。在步驟301，將被選單元的單元電荷級(jí)讀出并與一個(gè)其Vt等于VR2的第一參考快速單元進(jìn)行比較。根據(jù)初始比較的結(jié)果，將讀出的被選單元的單元電荷級(jí)與具有Vt為VR1的第二參考快速單元和具有Vt為VR3的第三參考快速單元中選出的一個(gè)進(jìn)行比較。如果讀出的被選快速單元的單元電荷級(jí)小于第一參考快速單元的單元電荷級(jí)，則在步驟302中將該讀出的單元電荷級(jí)與第二參考快速單元進(jìn)行比較，且被選快速單元或者為狀態(tài)1或者為狀態(tài)2。如果被選快速單元的讀出單元電荷級(jí)大于第一參考快速單元的電荷級(jí)，則在步驟303將讀出的單元電荷級(jí)與第三參考快速單元比較，且被選快速單元或者為狀態(tài)3或者為狀態(tài)4?？梢愿鶕?jù)前面討論的任何一種方法讀出單元電荷級(jí)。
圖4B是一個(gè)常規(guī)的流程圖顯示了本實(shí)施例的二元搜索方法。在步驟311，讀出了存儲(chǔ)器單元的單元電荷級(jí)。在步驟312，確定出該存儲(chǔ)器單元的單元電荷是否小于參考值Ref2的單元電荷級(jí)。如果該存儲(chǔ)器的單元電荷級(jí)小于參量Ref2的單元電荷級(jí)，則該存儲(chǔ)器單元的門限電壓Vt小于其Vt值為VR2的參考存儲(chǔ)器單元的門限電壓。類似地，該存儲(chǔ)器單元的單元電流ID大于其單元電流為IR2的參考存儲(chǔ)器單元的單元電流IR2。如果該存儲(chǔ)器單元的單元電荷級(jí)小于參考量Ref2的單元電荷級(jí)，則在步驟313選擇Ref1。在步驟314，確定該存儲(chǔ)器單元的單元電荷級(jí)是否小于參考量Ref1的單元電荷級(jí)。如果該存儲(chǔ)器單元的單元電荷級(jí)小于參考量Ref1的單元電荷級(jí)，則在步驟315指明該存儲(chǔ)器單元處于狀態(tài)1。如果該存儲(chǔ)器單元的單元電荷級(jí)大于參考量Ref1的單元電荷級(jí)，則在步驟316指明該存儲(chǔ)器單元處于狀態(tài)2。
如果該存儲(chǔ)器單元的單元電荷級(jí)小于參量Ref2的單元電荷級(jí)，則在步驟317選擇Ref3。在步驟318，確定該存儲(chǔ)器單元單元電荷是否小于參量Ref3的單元電荷級(jí)。如果該存儲(chǔ)器單元的單元電荷級(jí)小于參量Ref3的單元電荷級(jí)，則在步驟319指明該存儲(chǔ)器單元處于狀態(tài)3。如果該存儲(chǔ)器單元的單元電荷級(jí)大于參量Ref3的單元電荷級(jí)，則在步驟320指明該存儲(chǔ)器單元處于狀態(tài)4。
圖5說明了一個(gè)實(shí)現(xiàn)用于讀出具有四種可能的狀態(tài)的快速單元的狀態(tài)的二元搜索方法的讀出電路。該被選快速單元(如圖3所示)與n-通道FET403的源極連接。非門402的輸入與FET403的源極連接，而該非門的輸出與FET403的控制極連接，這樣FET403和非門402一起做為一個(gè)漏極偏置電路用于偏置該被選快速單元的漏極及把該被選快速單元與列負(fù)載即與FET403的漏極連接的n-通道FET404相隔離。連接列負(fù)載FET404作為一個(gè)上拉式電阻設(shè)備工作。換句話說，一個(gè)電阻可以代替FET404的位置做為列負(fù)載。
被選快速單元的狀態(tài)決定節(jié)點(diǎn)405即FET403的漏極處的電壓。差分比較器450和455的負(fù)極都與節(jié)點(diǎn)405連接以讀出把偏置電壓用于被選快速單元的選擇門而得出的電壓值。比較器450的正極與包括了一個(gè)列負(fù)載FET 414的第一參考電路，一個(gè)包括了非門412和FET413的漏極偏置電路及一個(gè)其Vt為VR2的第一參考快速單元411相連接。節(jié)點(diǎn)415處的電壓由第一參考快速單元411的單元電流決定。相對(duì)照地，比較器455的正極與一個(gè)第二參考電路相連接，在該第二參考電路中，列負(fù)載FET424和漏極偏置FET423選擇地或者與Vt值為VR1的第二參考單元422連接，或者與Vt值為VR3的第三參考單元432連接。在第二和第三參考單元之間的選擇由一個(gè)選擇電路根據(jù)比較器450的輸出而做出選擇。參考電路的列負(fù)載FET414和424最好與列偏置FET404相同。類似地，漏極偏置電路最好也一致。
選擇器電路包括一個(gè)漏極與FET423的源極連接且源極與第二參考快速單元422連接的第一n-通道FET440，及一個(gè)漏極與FET423的源極連接且源極與第三參考快速單元431連接的第二n-通道FET445。輸出信號(hào)線460與第一FET440的控制極連接。輸出信號(hào)線460還通過非門442與第二FET445的控制極連接。如果第一比較器450的輸出是邏輯1，表明被選快速單元的Vt低于第一參考快速單元441的Vt，第一FET440被接通且節(jié)點(diǎn)425處的電壓由第二參考快速單元422決定。如果第一比較器450的輸出信號(hào)為邏輯0，非門442翻轉(zhuǎn)輸出信號(hào)以接通FET445，且節(jié)點(diǎn)425處的電壓由第三參考快速單元431決定。第二比較器455通過輸出信號(hào)線465輸出第二次比較的結(jié)果。輸出信號(hào)線460輸出高位的Bit1而輸出信號(hào)線465輸出低位的Bit0。由該讀出電路實(shí)現(xiàn)的讀出方法不需要是一個(gè)二元搜索方法。例如，該讀出方法能夠同時(shí)把讀出的被選快速單元的電壓與每一個(gè)參考單元進(jìn)行比較。
圖6顯示一個(gè)基于輸出的寫路徑結(jié)構(gòu)。被選快速單元30和35的漏極分別通過列譯碼器20和25與該寫入路徑電路連接。通過地址線5提供要被編程的單元的地址。該基于輸出的寫入路徑電路包括FET530和535，與門520和525，及控制機(jī)510?？刂茩C(jī)510控制對(duì)快速陣列的擦抹和編程?？刂茩C(jī)510通過對(duì)行譯碼器10，列譯碼器20和25，讀出電路40，一個(gè)參考單元陣列(如圖5所示)及電壓切換電路(沒有示出)的控制來管理該快速矩陣。電壓變換電路控制著讀、編程和擦寫快速陣列所需的不同的電壓級(jí)別。Vpp是編程/擦除電壓，它必須是個(gè)高壓電以進(jìn)行編程或擦除存貯在快速矩陣中的數(shù)據(jù)。Vpp可以由外部提供或在內(nèi)部產(chǎn)生。用于讀出，擦除及編程的用戶命令通過一個(gè)命令界面(沒有示出)與控制機(jī)510進(jìn)行通信，控制機(jī)510可能是一個(gè)處理器或存儲(chǔ)器設(shè)備內(nèi)部的狀態(tài)機(jī)，但是該控制機(jī)的功能能夠由存儲(chǔ)器設(shè)備外部的控制電路來實(shí)現(xiàn)。為n個(gè)輸出中的每一個(gè)都提供一個(gè)類似的寫入路徑電路。
每個(gè)FET530和535的漏極與編程電壓源Vpp連接且它們的源極分別通過相應(yīng)的用于每個(gè)數(shù)據(jù)塊的漏極路徑與各自的選出的快速單元連接。當(dāng)FET530和535的控制極收到一個(gè)邏輯高電壓，各自被選快速單元的漏極路徑與編程電壓源Vpp相連接。這樣FET530和535便成為了一個(gè)用于選擇對(duì)哪個(gè)被選快速單元進(jìn)行編程的選擇電路，電壓切換電路(沒有示出)通過編程電壓源為被選快速單元提供編程電壓級(jí)。一般地，為選擇門提供12V電壓，為漏極提供6至7V電壓，且在編程脈沖期間源極接地。提供給FET530和535的控制極的電壓級(jí)由與門520和525根據(jù)MLC地址線的地址位和控制機(jī)510的輸出來決定。
表1外部數(shù)據(jù)狀態(tài)Bit1 Bit21 1 狀態(tài)11 0 狀態(tài)20 1 狀態(tài)30 0 狀態(tài)4
對(duì)于寫入訪問，由控制機(jī)510將每2個(gè)外部比特編碼為與四種可能的狀態(tài)的每一種狀態(tài)相對(duì)應(yīng)的四種編程級(jí)別中的一種。這種編程可以依據(jù)真值表1來完成。編程級(jí)別然后用于設(shè)置一個(gè)被選快速單元的門限電壓Vt。往浮柵上放置電荷的主要機(jī)制是熱電子注入，并且在編程脈沖期間，電壓切換電路(沒有示出)使用編程電壓源Vpp產(chǎn)生一個(gè)控制極電壓和一個(gè)漏極電壓提供給被選快速單元。在編程期間通常被選快速單元的源極接地?？刂茩C(jī)510通過提供一系列的編程脈沖來設(shè)置被選單元的門限電壓Vt，在每個(gè)脈沖期間，將把由編程電壓源Vpp的編程電壓提供給被選快速單元且從被選單元上移走。有可能在一個(gè)編程脈沖期間就成功地對(duì)被選快速單元進(jìn)行了編程。放置到被選單元上的電荷的數(shù)量因編程脈沖期間控制極或字線電壓級(jí)另的不同而不同。
在寫入訪問期間，MLC地址線70用于將16比特的已編碼數(shù)據(jù)放入高或低字中。如所見的，連接增加的地址線70做為與門520和525的輸入。為與門520地址位被取非。每個(gè)與門的第二輸入是控制機(jī)的輸出。根據(jù)MLC地址線70的狀態(tài)，控制機(jī)510的一個(gè)邏輯1輸出將使得每別與用于被選快速單元30和35的編程電壓VPP相連的FET530或535被接通。如果地址位為高，則高端字(編號(hào)為奇數(shù)的數(shù)據(jù)塊)將被編程。用于每個(gè)寫入路徑的控制機(jī)決定被選快速單元的編程級(jí)。
圖7根據(jù)一個(gè)實(shí)施例說明了一種基于地址的讀出路徑體系結(jié)構(gòu)。被選快速單元30的漏極通過列譯碼器20與數(shù)據(jù)塊B0的讀出路徑電路連接。被選快速單元35的漏極通過列譯碼器25與數(shù)據(jù)決B1的讀出路徑電路連接。數(shù)據(jù)塊B0的讀出路徑包括讀出電路40，切換電路650和輸出緩沖區(qū)50。在這個(gè)讀出路徑體系結(jié)構(gòu)中，為每個(gè)存儲(chǔ)在多位快速單元的比特提供一個(gè)地址，并且數(shù)據(jù)決與輸出間的映射保留了當(dāng)前的單二進(jìn)制比特快速單元陣列所用的一對(duì)一對(duì)應(yīng)。這樣，在這個(gè)實(shí)施例中，有16個(gè)數(shù)據(jù)塊B0-B15，每個(gè)數(shù)據(jù)塊包括32列，映射到16個(gè)輸出D0-D15。地址由地址線5提供。
在一個(gè)讀出訪問期間，當(dāng)通過行譯碼器20和列譯碼器10選中一個(gè)雙比特快速單元30時(shí)，被選快速單元30的漏極與最好是圖5中所示的讀出電路一樣的讀出電路40連接。切換電路650，它可能是一個(gè)2∶1多路復(fù)用器，根據(jù)MLC地址線70接收到的MLC地址信號(hào)或者選擇高端Bit1或選擇低端Bit0。MLC地址線70被引導(dǎo)到每個(gè)讀出路徑的每個(gè)多路復(fù)用器。如同上面基于輸出的讀出路徑體系結(jié)構(gòu)中詳細(xì)描述的，MLC地址線70的比特?cái)?shù)由存儲(chǔ)器空間的增加而決定。對(duì)于這個(gè)實(shí)施例，當(dāng)n等于2時(shí)，MLC地址線70的位寬為一個(gè)雙二進(jìn)制比特。
在讀出訪問的第一個(gè)周期中，MLC地址線70為第一狀態(tài)，將高位加入到輸出緩沖區(qū)671。在讀出訪問的第二個(gè)周期中，MLC地址線70為第二狀態(tài)，將低位加至輸出緩沖區(qū)50。當(dāng)然，高位和低位的輸出順序可以反過來。還可對(duì)存貯在一個(gè)快速單元中的每一位進(jìn)行單獨(dú)尋址且不需要兩個(gè)步驟進(jìn)行讀出處理。用于數(shù)據(jù)決B1的讀出路徑電路的操作實(shí)際上與用于數(shù)據(jù)塊B0的讀出電路的操作相同。并且更清楚地說明了基于輸出的和基于地址的讀出路徑體系結(jié)構(gòu)的不同。用于數(shù)據(jù)塊B1的讀出路徑包括讀出電路45，切換電路655及輸出緩沖區(qū)55。
圖8顯示了一個(gè)基于地址的寫入路徑體系結(jié)構(gòu)。被選快速單元30的漏極通過列譯碼器20與寫入路徑電路連接。寫入路徑電路包括n-通道FET740，控制機(jī)510，鎖存器760和765，及與門770和775。同樣地，可以由存儲(chǔ)器設(shè)備之外的電路來實(shí)現(xiàn)控制機(jī)510的功能。為每個(gè)輸出提供類似的寫入路徑電路。n-通道FET740的漏極與編程電壓源VPP連接，而它的源極則通過列譯碼器20與被選快速單元30的漏極連接。FET740根據(jù)其控制極接收到的由控制機(jī)510產(chǎn)生的一個(gè)編程信號(hào)而接通及斷開。
在一個(gè)寫入訪問期間，來自兩個(gè)順序的地址的兩個(gè)外部16比特字鎖存在32位數(shù)據(jù)鎖存器中?；蛘?，可以使用一個(gè)32位寄存器。當(dāng)CLK信號(hào)變?yōu)楦唠娖角襇LC地址位為低電平，輸出D0中的位被鎖存在鎖存器760中。在下一個(gè)時(shí)鐘周期，當(dāng)CLK信號(hào)變?yōu)楦唠娖角襇LC地址位變?yōu)楦唠娖?，輸出D0中的位被鎖存在鎖存器765中。控制機(jī)將這兩個(gè)比特編碼為四個(gè)編程級(jí)中的一個(gè)且將n-通道FET740接通或斷開以對(duì)被選單元30進(jìn)行編程。編碼可以根據(jù)上面表1來完成。當(dāng)選中一個(gè)快速單元時(shí)，由第一個(gè)輸出訪問該快速單元的高位，且由一個(gè)第二輸出訪問該快速單元的低位。
圖9顯示了一個(gè)可以實(shí)現(xiàn)基于地址的或基于輸出的尋址方法的可選擇的寫入路徑體系結(jié)構(gòu)。同樣地，根據(jù)由地址線5提供的地址通過行譯碼電路10和列譯碼電路20來選擇快速陣列30的快速單元。所示寫入路徑電路包括一個(gè)編程緩沖區(qū)910和電壓切換電路920。編程緩沖區(qū)910用于緩沖通過設(shè)備I/O管腳D0-D15接收的數(shù)據(jù)。編程緩沖區(qū)的使用增加了到快速單元陣列30的編程吞吐量。編程緩沖區(qū)通過緩沖一組編程數(shù)據(jù)使得編程的速度得以增加。編程緩沖區(qū)加快了控制機(jī)510對(duì)編程數(shù)據(jù)的訪問。對(duì)編程數(shù)據(jù)的快速訪問使得控制機(jī)510通過跨越在快速單元陣列30的多個(gè)字節(jié)之上的電壓切換電路920緩沖編程級(jí)電壓的循環(huán)。
控制機(jī)510根據(jù)通過地址線5接收到的入地址來控制編程緩沖區(qū)910對(duì)編程數(shù)據(jù)的裝載。數(shù)個(gè)字節(jié)或字可以存儲(chǔ)在編程緩沖區(qū)910中。為了對(duì)快速陣列30進(jìn)行編程，控制機(jī)使得編程緩沖區(qū)910讀出給列澤碼電路20的編程數(shù)據(jù)，同時(shí)，通過地址線5為行譯碼電路10和列譯碼電路20提供相應(yīng)的地址信息?？刂茩C(jī)510通過控制電壓切換電路920向快速陣列的被選快速單元提供編程脈沖。作為響應(yīng)，電壓切換電路920向快速陣列30的被選快速單元的漏極和選擇門提供相應(yīng)的電壓。存貯在被選快速單元中的數(shù)據(jù)使用適當(dāng)?shù)淖x出路徑體系結(jié)構(gòu)的在每個(gè)編程脈沖之間被確認(rèn)。
控制機(jī)510根據(jù)寫入和讀出路徑體系結(jié)構(gòu)實(shí)現(xiàn)的尋址方案來控制編程緩沖區(qū)920的裝載和下載，并且可以將控制機(jī)510設(shè)計(jì)或編程為支持所述的兩種尋址方案。這樣，圖9中的寫入路徑體系結(jié)構(gòu)是靈活的并且可以在一個(gè)存儲(chǔ)器設(shè)備上實(shí)現(xiàn)，這樣用戶最終是通過選擇尋址方案而選擇了基于輸出或基于地址的方案。
雖然在前述特性中，本發(fā)明的描述參考的是特定的實(shí)施例，但是在不偏離本發(fā)明的主要思想和范圍的情況下可以進(jìn)行后附的權(quán)利要求書中的各種修改和變化。相應(yīng)地，這些特性和圖表應(yīng)視為一種說明而不要約束了思路。
權(quán)利要求
1.在一個(gè)存儲(chǔ)器設(shè)備中，用于訪問存儲(chǔ)在一個(gè)被選的存儲(chǔ)了n位，在此n大于1，的存儲(chǔ)器單元中的一個(gè)讀出路徑電路，該讀出路徑電路包括n個(gè)輸出；及一個(gè)與被選存儲(chǔ)器單元和n個(gè)輸出的每一個(gè)都連接的讀出電路，該讀出電路用于確定存貯在被選存儲(chǔ)器單元中的n個(gè)比特中的每一位的狀態(tài)及將每個(gè)比特輸出至n個(gè)輸出中相應(yīng)的一個(gè)。
2.權(quán)利要求1的讀出路徑電路，其中該讀出路徑電路包括一個(gè)第一列譯碼電路，用于根據(jù)一個(gè)地址對(duì)第一存儲(chǔ)器單元進(jìn)行尋址；一個(gè)第二列譯碼電路，用于根據(jù)該地址對(duì)第二存儲(chǔ)器單元進(jìn)行尋址；及一個(gè)選擇電路，用于根據(jù)該地址的一部分有選擇地將第一列譯碼電路與讀出電路連接以使得該第一存儲(chǔ)器單元成為被選存儲(chǔ)器單元。
3.權(quán)利要求2的讀出路徑電路，其中地址的那部分為一個(gè)二進(jìn)制比特寬。
4.權(quán)利要求2的讀出路徑電路，其中該地址的那部分為第一狀態(tài)時(shí)，選擇器電路選擇該第一列譯碼電路。
5.權(quán)利要求4的讀出路徑電路，其中當(dāng)該地址的那部分為第二狀態(tài)時(shí)，該選擇器電路選擇第二列譯碼電路以使得第二存儲(chǔ)器單元成為被選存儲(chǔ)器單元。
6.權(quán)利要求1的讀出路徑電路，其中該被選存儲(chǔ)器單元為一個(gè)非易失性存儲(chǔ)器單元。
7.在一個(gè)存儲(chǔ)器設(shè)備中，用于把n個(gè)輸入上收到的數(shù)據(jù)寫入到一個(gè)存貯了n個(gè)二進(jìn)制位，在此n大于1，的被選存儲(chǔ)器單元中的一個(gè)寫入路徑電路，該寫入路徑電路包括一個(gè)第一列譯碼電路，用于根據(jù)一個(gè)地址對(duì)一個(gè)第一存儲(chǔ)器單元進(jìn)行尋址；一個(gè)第二列譯碼電路，用于根據(jù)該地址對(duì)一個(gè)第二存儲(chǔ)器單元進(jìn)行尋址；一個(gè)控制機(jī)，用于對(duì)在輸入上接收到的數(shù)據(jù)進(jìn)行編碼并且為被選存儲(chǔ)器單元提供一個(gè)編程脈沖；及一個(gè)選擇電路，用于根據(jù)該地址的一部分選擇第一列譯碼電路來接收該編程脈沖以使得該第一存儲(chǔ)器單元成為被選存儲(chǔ)器單元。
8.權(quán)利要求7的寫入路徑電路，其中當(dāng)該地址的那部分為第一狀態(tài)時(shí)，選擇器電路選擇該第一列譯碼電路。
9.權(quán)利要求8的寫入路徑電路，其中當(dāng)該地址的那部分為第二狀態(tài)時(shí)，選擇電路選擇該第二列譯碼電路以使得第二存儲(chǔ)器單元成為被選存儲(chǔ)器單元。
10.權(quán)利要求7的寫入路徑電路，其中該地址的那部分為一個(gè)二進(jìn)制比特寬。
11.權(quán)利要求7的寫入路徑電路，其中被選存儲(chǔ)器單元為非易失性存儲(chǔ)器單元。
12.在一個(gè)存儲(chǔ)器設(shè)備中，用于訪問存貯在存貯了n個(gè)比特，在此n大于1，的一個(gè)被選存儲(chǔ)器單元中的數(shù)據(jù)的一個(gè)讀出路徑電路，該讀出路徑電路包括一個(gè)輸出；一個(gè)與被選存儲(chǔ)器單元和輸出相連的讀出電路，該讀出電路用于確定存貯在被選存儲(chǔ)器單元中的n個(gè)比特的每一位的狀態(tài)；及一個(gè)與該讀出電路和該輸出連接的切換電路，該切換電路用于根據(jù)一個(gè)選擇信號(hào)有選擇地從讀出電路的n個(gè)比特的一個(gè)提供給該輸出。
13.權(quán)利要求10的讀出路徑電路，其中n等于2。
14.權(quán)利要求11的讀出路徑電路，其中該讀出電路同時(shí)輸出一個(gè)第一比特和一個(gè)第二比特。
15.權(quán)利要求12的讀出路徑電路，其中該切換電路是一個(gè)與接收來自該讀出電路的第一和第二比特相連的多路復(fù)用器。
16.權(quán)利要求10的讀出路徑電路，其中根據(jù)一個(gè)地址選擇被選存儲(chǔ)器單元。
17.權(quán)利要求14的讀出路徑電路，其中選擇信號(hào)是該地址的一部分。
18.權(quán)利要求12的讀出路徑電路，其中被選存儲(chǔ)器單元是一個(gè)非易失性存儲(chǔ)器單元。
19.在一個(gè)存儲(chǔ)器設(shè)備中，用于把在一個(gè)輸入接收到的數(shù)據(jù)寫入到一個(gè)存貯了n個(gè)比特，在此n至少為2，的存儲(chǔ)器單元的一個(gè)寫入路徑電路，其中該寫入路徑電路包括一個(gè)列譯碼電路，用于根據(jù)一個(gè)地址選擇被選存儲(chǔ)器單元；連接n個(gè)鎖存器，用于接收來自輸入的數(shù)據(jù)，每個(gè)鎖存器能夠根據(jù)該地址和一個(gè)時(shí)鐘信號(hào)鎖存數(shù)據(jù)；一個(gè)與該n個(gè)鎖存器連接的控制機(jī)，該控制機(jī)用于將接收到的來自該n個(gè)鎖存器的數(shù)據(jù)編碼為一個(gè)編程級(jí)，及通過產(chǎn)生一個(gè)編程脈沖對(duì)被選存儲(chǔ)器單元進(jìn)行編程。
20.權(quán)利要求13的寫入路徑電路，其中n等于2以使得存在一個(gè)第一鎖存器和一個(gè)第二鎖存器，該寫入路徑電路進(jìn)一步包括一個(gè)第一與門，它具有一個(gè)第一輸入用于接收該時(shí)鐘信號(hào)，一個(gè)第二被翻反的輸入用于接收一個(gè)地址位，及一個(gè)與該第一鎖存器連接的第一輸出，該第一與門用于在該地址位為邏輯低時(shí)使得該第一鎖存器接收來自該輸入的數(shù)據(jù)；以及一個(gè)第二與門，它具有一個(gè)與該控制機(jī)連接的一個(gè)第三輸入，一個(gè)第四輸入用于接收該地址位，及一個(gè)與該第二鎖存器連接的第二輸出，該第二與門用于在該地址位為邏輯高時(shí)使得該第二鎖存器接收來自該輸入的數(shù)據(jù)。
21.在一個(gè)存儲(chǔ)器設(shè)備中，一個(gè)用于讀出存貯在每個(gè)單元存貯了n個(gè)比特，在此n至少為2，的被選存儲(chǔ)器單元中的數(shù)據(jù)的一種方法，該方法包括的步驟有根據(jù)一個(gè)地址對(duì)n個(gè)存儲(chǔ)器單元進(jìn)行尋址；根據(jù)該地址的一部分從n個(gè)存儲(chǔ)器單元中選擇一個(gè)做為被選存儲(chǔ)器單元；讀出存貯在該被選存儲(chǔ)器單元中的數(shù)據(jù)；將該被選存儲(chǔ)器單元中存貯的n個(gè)比特逐一輸出到n個(gè)輸出中相應(yīng)的一個(gè)輸出上。
22.在一個(gè)存儲(chǔ)器設(shè)備中，用于把數(shù)據(jù)寫入到每個(gè)單元存貯了n個(gè)比特，在此n至少為2，的一個(gè)被選存儲(chǔ)器單元中的一個(gè)方法，該方法包括的步驟有根據(jù)一個(gè)地址對(duì)n個(gè)存儲(chǔ)器單元尋址；對(duì)在n個(gè)輸入上收到的數(shù)據(jù)編碼；根據(jù)該地址的一部分從n個(gè)存儲(chǔ)器單元中選擇一個(gè)做為該被選存儲(chǔ)器單元；讀出存儲(chǔ)在該被選存儲(chǔ)器單元中的數(shù)據(jù)；將存貯在該被選存儲(chǔ)器單元中的n個(gè)比特逐一輸出到n個(gè)輸出中相應(yīng)的一個(gè)輸出上。
全文摘要
公開了用于對(duì)一個(gè)具有存貯了n個(gè)二進(jìn)制比特的存儲(chǔ)器單元(B0-B15)的存儲(chǔ)器設(shè)備進(jìn)行讀出和寫入訪問的讀出路徑和寫入路徑體系結(jié)構(gòu)。“基于輸出”的體系結(jié)構(gòu)為每個(gè)比特提供一個(gè)輸出，這樣每個(gè)被選存儲(chǔ)器單元(30和35)映射到n個(gè)輸出(D0-D1)，并且存儲(chǔ)在被選存儲(chǔ)器單元(30和35)中的n個(gè)比特是并行地讀出。“基于地址”的體系結(jié)構(gòu)為每個(gè)比特提供一個(gè)地址，這樣每個(gè)被選存儲(chǔ)器單元(30和35)映射到一個(gè)輸出，并且存儲(chǔ)在被選存儲(chǔ)器單元中的n個(gè)比特是串行地讀出。
文檔編號(hào)G11C8/00GK1150492SQ9519339
公開日1997年5月21日 申請(qǐng)日期1995年5月17日 優(yōu)先權(quán)日1994年6月2日
發(fā)明者S·施韋哈, M·E·包爾 申請(qǐng)人:英特爾公司