專利名稱：在單元陣列上帶有網(wǎng)格式電源和信號(hào)總線的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體電路設(shè)計(jì)，具體來(lái)說(shuō)涉及在集成電路中連接電源和信號(hào)總線的方法和器件。
隨著半導(dǎo)體技術(shù)的，發(fā)展包括在單個(gè)集成電路(或，“芯片”)中的晶體管數(shù)目越來(lái)越多，因此設(shè)計(jì)規(guī)則參數(shù)也越來(lái)越小。這項(xiàng)進(jìn)展的結(jié)果是增加了金屬層電阻，并帶來(lái)與電阻的增加有關(guān)的一些困難。這樣一些困難包括接地跳動(dòng)不穩(wěn)、串?dāng)_噪聲、以及電路延遲。所有這些困難都使芯片操作速度變慢，甚至可使存貯在芯片上的數(shù)據(jù)出錯(cuò)。在大多數(shù)半導(dǎo)體設(shè)計(jì)中，其中包括對(duì)動(dòng)態(tài)隨機(jī)存取存貯(DRAM)器件的設(shè)計(jì)，消除增加金屬層電阻的影響是一個(gè)重要的設(shè)計(jì)任務(wù)。
這個(gè)問(wèn)題的一個(gè)解決方案是發(fā)展用于芯片的網(wǎng)格式電源總線系統(tǒng)，見(jiàn)Yamada，A 64-Mb DRAM with Meshed Power Line，26 IEEEJournal of Solid-State Circuits 11(1991)。在像DRAM這樣的集成電路中很容易實(shí)現(xiàn)網(wǎng)格式電源總線系統(tǒng)，這是因?yàn)樗鼈兊拇尜A單元陣列很大并且存在排列好的讀出放大驅(qū)動(dòng)器的緣故。網(wǎng)格系統(tǒng)能向排列好的讀出放大驅(qū)動(dòng)器提供足夠大的功率，因?yàn)樵撓到y(tǒng)具有許多沿水平和垂直兩個(gè)方向穿過(guò)陣列的電源總線。
利用常規(guī)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)就可實(shí)現(xiàn)Yamada網(wǎng)格系統(tǒng)，其中包括第一、第二、和第三金屬層，它們彼此之間電隔離，其中第一金屬層代表最下邊的金屬層，第三金屬層代表最上邊的金屬層，第二金屬層位于第一和第三層之間。在第二和第三金屬層中構(gòu)成Yamada網(wǎng)格系統(tǒng)，該網(wǎng)格系統(tǒng)對(duì)于VDD電源總線和VSS電源總線分別包括一個(gè)正電源電壓(VDD)網(wǎng)格和一個(gè)負(fù)電源電壓(VSS)網(wǎng)格。常規(guī)的設(shè)計(jì)使這些網(wǎng)絡(luò)在存貯器陣列上方延伸并且在讀出放大器處進(jìn)行連接。使用位于讀出放大電路區(qū)的通孔進(jìn)行連接。然而，在讀出放大器中不必存在VDD和VSS電源總線，這是因?yàn)檫@些電路除了阱偏置外再也不需要VDD和VSS了。
因而，由于讀出放大器尺寸相當(dāng)小并且相關(guān)的信號(hào)和電源總線的數(shù)量多，所以會(huì)受到Y(jié)amada網(wǎng)格系統(tǒng)的不利影響。Yamada網(wǎng)格系統(tǒng)使帶有附加的電源和信號(hào)總線的讀出放大器非常擁擠。此外，覆蓋通孔所需金屬線寬度大于最小金屬線寬度，從而更進(jìn)一步增加了金屬層的寬度。結(jié)果，讀出放大器上方的金屬層變成了讀出放大電路尺寸的決定因素。因此，必須通過(guò)收縮金屬寬度來(lái)減小它們的尺寸，這將導(dǎo)致電阻增加和操作速度下降。
除了Yamada網(wǎng)格系統(tǒng)外，對(duì)于常規(guī)的DRAM設(shè)計(jì)還提出了一些其它的建議。最近，還提出一種分級(jí)的字線方案，見(jiàn)K.Noda等人的“aBoosted Dual Word-line Decoding Scheme for 256 Mbit DRAM′s，1992 Symp.on VLSI Circuits Dig.of Tech.Papers，pp.112-113(1992)。Noda方案包括在第二金屬線層中構(gòu)成的主字線和在多晶硅層中構(gòu)成的子字線。Noda方案描述了用于每8個(gè)子字線的兩個(gè)主字線(一真，一條(one true，one bar))，因此能使主字線間距比子字線間距寬松到4倍。但這個(gè)間距還不能支持改進(jìn)的網(wǎng)格式電源和信號(hào)總線系統(tǒng)。
因此，需要一種在陣列型集成電路上的網(wǎng)格式電源和信號(hào)總線系統(tǒng)，它不限于對(duì)讀出放大器區(qū)進(jìn)行網(wǎng)格式通孔連接，而是在陣列上的其它一些位置也提供這樣的連接，從而使讀出放大器上方的金屬寬度寬松，從而減小了芯片的總面積，同時(shí)又使電源總線電阻減小。
此外，需要有一個(gè)支持改進(jìn)的網(wǎng)孔式電源和信號(hào)總線系統(tǒng)的分級(jí)字線方案，它的主字線間距大于子字線間距4倍。
因此，本發(fā)明是一種在陣列型集成電路上提供網(wǎng)格式電源總線和信號(hào)總線系統(tǒng)的方法和器件，它不限于對(duì)讀出放大器區(qū)進(jìn)行網(wǎng)格式通孔連接，而且在陣列上的其它一些部位也提供這樣的連接，從而使讀出放大器上方的金屬寬度寬松，讀出放大器的操作速度較快，和芯片尺寸減小。用于網(wǎng)格系統(tǒng)的通孔不是定位在讀出放大電路區(qū)而是定位在單元陣列中，或者，這些通孔除了定位在讀出放大電路區(qū)外還要定位在單元陣列中。這樣，就利用了陣列中通孔可利用的空間，在讀出放大器可以更有效地利用電源和信號(hào)總線。
本發(fā)明包括DRAM存貯單元的一個(gè)陣列，它安排成多個(gè)子陣列并由主地址解碼器選擇。每個(gè)子陣列由多個(gè)讀出放大電路、子解碼電路、以及連到并穿過(guò)子陣列的VDD、VSS和信號(hào)總線包圍。VDD總線沿垂直和水平兩個(gè)方案穿過(guò)子陣列，所有的垂直的總線位于第三層內(nèi)，所有的水平的總線位于第二層內(nèi)，從而產(chǎn)生一個(gè)VDD網(wǎng)格。利用位于存貯單元子陣列中以及位于讀出放大器區(qū)的通孔彼此連接每一層中的總線。類似地，利用位于存貯單元陣列上的通孔產(chǎn)生VSS和/或信號(hào)網(wǎng)格。一旦進(jìn)行了連接，總線就延伸到適當(dāng)?shù)碾娐?，如讀出放大器驅(qū)動(dòng)電路；因此，明顯減小了讀出放大器上方的金屬層和通孔要求。
本發(fā)明還包括一個(gè)分級(jí)的字線方案。為便于組合上述的網(wǎng)格系統(tǒng)和分級(jí)的字線方案，還應(yīng)該改進(jìn)Noda的分級(jí)字線方案以提供主字線至子字線的較大間距。在改進(jìn)的分級(jí)字線系統(tǒng)中，在讀出放大器和子解碼器之間產(chǎn)生的交叉區(qū)包括有子解碼器驅(qū)動(dòng)器以及讀出放大驅(qū)動(dòng)器。這種組合可同時(shí)提供高速度的字線選擇和高速度的讀出放大器操作。
一旦讀出放大器的尺寸不再由通過(guò)上述網(wǎng)格系統(tǒng)提供的金屬使用方式確定，用于讀出放大電路的改進(jìn)的設(shè)計(jì)技術(shù)就可能是必要的以符合微小的存貯單元尺寸。這種改進(jìn)的設(shè)計(jì)技術(shù)包括對(duì)于位線均衡電路的一個(gè)交錯(cuò)的T形柵極區(qū)，和對(duì)于鎖存電路的一個(gè)帶有金屬→多晶硅→金屬的變化結(jié)構(gòu)的H形溝壕區(qū)。
由本發(fā)明得到的技術(shù)優(yōu)點(diǎn)是能夠充分利用網(wǎng)格式電源系統(tǒng)的低電阻設(shè)計(jì)，不必增加金屬層對(duì)尺寸有所限制的外圍電路(如，讀出放大器)的尺寸。
由本發(fā)明得到的另一個(gè)技術(shù)優(yōu)點(diǎn)是，信號(hào)和電源兩個(gè)總線沿水平和垂直兩個(gè)方向可以自由走向。
由本發(fā)明得到的下一個(gè)技術(shù)優(yōu)點(diǎn)是，對(duì)于陣列區(qū)中或臺(tái)階差別補(bǔ)償區(qū)上的通孔的設(shè)計(jì)不必像對(duì)于周邊區(qū)中的通孔那樣做成最小的設(shè)計(jì)寬度，因此改善了效率。
由本發(fā)明得到的下一個(gè)技術(shù)優(yōu)點(diǎn)是，和常規(guī)的分級(jí)字線結(jié)構(gòu)相比，改進(jìn)的分級(jí)字線結(jié)構(gòu)更小、更快速。


圖1是實(shí)現(xiàn)本發(fā)明特征的256兆比特DRAM的方塊圖。
圖2是圖1的DRAM的兩個(gè)子陣列及其周圍的讀出放大器和子解碼器的方塊圖。
圖3是圖2所示的一個(gè)子陣列、兩個(gè)讀出放大器、和一個(gè)子解碼器的方塊圖，其中還有穿過(guò)該子陣列的一個(gè)網(wǎng)格式電源和信號(hào)系統(tǒng)。
圖4是圖3的子陣列上方的一個(gè)網(wǎng)格式電源和信號(hào)系統(tǒng)的示意圖。
圖5a是圖3的子陣列的一個(gè)存貯單元的剖面圖，其中的一個(gè)通孔連接了兩個(gè)用于圖4的網(wǎng)格式電源系統(tǒng)的金屬層。
圖5b是圖3的子陣列的一個(gè)存貯單元的詳細(xì)示意圖。
圖6a-6c是圖4的網(wǎng)格系統(tǒng)的放大部分的平面圖。
圖7a-b是包括在圖3的交叉區(qū)、讀出放大器、子解碼器、和存貯器陣列中的電路的示意圖。
圖8是圖7的子解碼器的示意圖。
圖9a是表示Noda分級(jí)字線實(shí)施方案的現(xiàn)有技術(shù)子解碼器電路的示意圖。
圖9b是表示一個(gè)分級(jí)字線實(shí)施方案的一個(gè)子解碼器電路的示意圖。
圖9c是表示本發(fā)明的一個(gè)分級(jí)字線實(shí)施方案的優(yōu)選的子解碼器電路的示意圖。
圖10a是圖7a的兩個(gè)讀出放大器電路的示意圖。
圖10b是圖10a的讀出放大器電路的平面圖。
圖11a是常規(guī)的讀出放在的一個(gè)均衡器部分中使用的一個(gè)電路的平面圖。
圖11b是圖7a的讀出放大器電路的均衡器部分中使用的電路的平面圖，電路中使用了本發(fā)明的一個(gè)交錯(cuò)的T形柵極區(qū)。
圖12a是圖7a的讀出放大器的鎖存部分中使用的電路和平面圖，其中使用了圖10b的H型溝壕區(qū)。
圖12b是圖12a的H型溝壕區(qū)的簡(jiǎn)化圖。
圖13a是一部分常規(guī)的讀出放大器的金屬部分平面圖；圖13b-c是圖7a的讀出放大器的改進(jìn)部分的金屬部分平面圖，其中實(shí)施了本發(fā)明的噪聲減小方法。
圖14a是使用三重阱結(jié)構(gòu)的讀出放大器的第一剖面圖。
圖14b是使用三重阱結(jié)構(gòu)的圖2的讀出放大器的第二剖面圖。
圖14c是使用三重阱結(jié)構(gòu)的圖2的子解碼器的一個(gè)剖面圖。
圖15a是表示用于圖2的讀出放大器和兩個(gè)附加的讀出放大器的4個(gè)熔絲的一個(gè)方塊圖。
圖15b是表示用于圖2的讀出放大器和兩個(gè)附加的讀出放大器的4個(gè)熔絲的示意圖。
在圖1中，標(biāo)號(hào)10是體現(xiàn)本發(fā)明特征的一個(gè)存貯器件。器件10是使用常規(guī)的CMOS技術(shù)制造的，其中包括第一、第二、和第三金屬層和一個(gè)多晶硅層。器件10還使用了金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，但也可利用其它類型的晶體管，例如雙極型、以及金屬絕緣柵半導(dǎo)體。進(jìn)而，雖然在本發(fā)明的優(yōu)選實(shí)施例中，器件10是一個(gè)256兆比特動(dòng)態(tài)隨機(jī)存取存貯器(DRAM)，但應(yīng)該明白，本發(fā)明不限于與256兆比特的DRAM-道使用，而且還可以與其它具有陣列的器件一道使用，其中包括可編程陣列邏輯電路、1G比特的DRAM、以及其它的存貯器件。
器件10包括一組由存貯單元構(gòu)成的陣列模塊，例如陣列模塊12、一組焊接點(diǎn)14a-14f、以及一組主地址解碼器16a-16l，其中解碼器16b、16e、16h、和16k是行解碼器，解碼器16a、16c、16d、16f、16g、16i、16j、和16l是列解碼器。通過(guò)來(lái)自地址焊接點(diǎn)14a-14d的信號(hào)來(lái)選擇陣列模塊12。應(yīng)該理解，雖然存在的地址和信號(hào)焊接點(diǎn)更多，但它們可由地址焊接點(diǎn)14a-14d代表，地址焊接點(diǎn)14a-14d由主地址解碼器16a-16l解碼。主地址解碼器16a-16l代表多個(gè)行和列的解碼器。行解碼器產(chǎn)生的信號(hào)包括主字信號(hào)MWB和子解碼器控制信號(hào)DXB，列解碼器產(chǎn)生的信號(hào)例如有列選擇信號(hào)YS。這些信號(hào)都由來(lái)自焊接點(diǎn)14a-14d的不同控制信號(hào)控制，下面對(duì)此將作更加詳細(xì)地討論。
陣列模塊12是16兆比特陣列模塊的代表，把模塊12進(jìn)一步分成256個(gè)子陣列，圖2中表示出其中的兩個(gè)，分別由標(biāo)號(hào)18a和18b代表。每個(gè)子陣列由128K個(gè)存貯單元組成(安排成512行×256列)。
通過(guò)電源焊接點(diǎn)14e和14f向器件10提供電源。焊接點(diǎn)14e是正電源電壓(VDD)焊接點(diǎn)，并且連接到外部電源(未示出)。焊接點(diǎn)14f是負(fù)電源電壓(VSS)焊接點(diǎn)，并且連接到外部的地(也未示出)。
現(xiàn)在參照?qǐng)D2，通過(guò)來(lái)自兩組地址子解碼器20a和20b的信號(hào)選擇子陣列18a的存貯單元。類似地，通過(guò)來(lái)自于兩級(jí)地址子解碼器20c和20d的信號(hào)選擇子陣列18b的存貯單元。通過(guò)兩組讀出放大器22a和22b讀出子陣列18a的存貯單元。類似地，通過(guò)兩組讀出放大器22b和22c讀出子陣列18b的存貯單元。讀出放大器22a-22c在交叉區(qū)24a-24f與子解碼器20a-20d交叉。按此方式，通過(guò)延長(zhǎng)讀出放大器區(qū)20a-22c和子解碼器區(qū)20a-20d來(lái)產(chǎn)生交叉區(qū)24a-24f。
參照?qǐng)D3，焊接點(diǎn)14e和14f的作用是分別通過(guò)主電源VDD和VSS總線28和26向整個(gè)器件10提供電源的電端口。主電源VDD和VSS總線28和26通過(guò)多個(gè)位于不同金屬層內(nèi)的總線向器件10提供電源。這些金屬層依次是第一金屬層(M1)、第二金屬層(M2)、和第三金屬層(M3)；它們都疊層到硅基片上。各個(gè)金屬層M1、M2、M3彼此之間電隔離，但在交叉點(diǎn)可利用通孔進(jìn)行電連接。各個(gè)金屬層M1、M2、M3之間還有一種厚度關(guān)系M3的厚度大于M2的厚度，M2的厚度大于M1的厚度。
第一VDD總線30是在第三金屬層M3中構(gòu)成的導(dǎo)線，它沿一個(gè)垂直路徑穿過(guò)子陣列18a。第一VSS總線32也是在M3中構(gòu)成的導(dǎo)線，它沿一個(gè)垂直路徑平行于總線30穿過(guò)存貯器子陣18a。類似地，第一信號(hào)總線34和第一列選擇YS總線35是在M3中構(gòu)成的導(dǎo)線并且平行于電源總線30和32垂直穿過(guò)子陣列18a。第一子解碼器DXB總線36也是在M3中構(gòu)成的導(dǎo)線，并且在子陣列18a的外部垂直穿過(guò)地址子解碼器20a。
第二VDD總線37a、第二VSS總線376、和第二信號(hào)總線是在M3中構(gòu)成的導(dǎo)線，它們垂直穿過(guò)子解碼器20a和交叉區(qū)24a及24b。第二VDD總線37a和第二VSS總線376的寬度分別小于第一VDD總線30和第一VSS線32的寬度。
第三VDD總線38和第三VSS總線40、以及第三信號(hào)總線42和第二DXB總線44也是和以上所述的總線類似的總線，只是它們是在第二金屬層M2中構(gòu)成，并且沿水平路徑平行地穿過(guò)存貯器子陣列18a。第三VDD總線38和子解碼器20a內(nèi)的第二VDD總線37a在外圍電路區(qū)20a上方它們的交叉點(diǎn)45電連接，并且在存貯器子陣列18a內(nèi)它們的交叉點(diǎn)46和第一VDD總線30電連接。類似地，第三VSS總線40與第二VSS總線37B在子解碼器20a內(nèi)部它們的交叉點(diǎn)47電連接，并且在存貯器子陣列18a內(nèi)它們的交叉點(diǎn)和第一VSS總線32電連接。進(jìn)而，第三信號(hào)總線42在子解碼器20a內(nèi)與第二信號(hào)總線37C在它們的交叉點(diǎn)49電連接，并且在存貯器子陣列18a內(nèi)和第一信號(hào)總線34在它們的交叉點(diǎn)50電連接。最后，第二DXB總線44在子解碼器電路20a內(nèi)與第一DXB總線36在它們的交叉點(diǎn)52電連接。每一個(gè)交叉點(diǎn)都是利用通孔獲得的，下面將參照?qǐng)D5a-6c更加詳細(xì)地討論這種情況。
線寬度和每一總線都有關(guān)系；應(yīng)該理解，具有較大表面面積(寬度和厚度)的總線能提供電阻較小的電流通路。第一VDD和VSS總線30、32的線寬度為1.8微米。第二VDD和VSS總線37a、37的線寬度為0.7微米。第三VDD和VSS總線38、40的線寬度為1.8微米。類似地，與此相關(guān)的還有通孔的直徑；應(yīng)該理解，較大表面面積的通孔(較大直徑的通孔)可提供電阻較小的電流通路。位于有存貯器子陣列18a上方的通孔直徑為0.6微米，位于子解碼器電路20a上方的通孔直徑為0.8微米。
如先前參照?qǐng)D3所示，分別通過(guò)焊接點(diǎn)14e和14f向主電源總線28和26提供VDD和VSS電源。第一VDD總線30電連接到主電源VDD總線28，從而可向第一VDD總線、第二VDD總線37a、以及第三VDD總線38提供VDD電源。第一VSS總線32電連接到主電源VSS總線26，從而可向第一VSS總線、第二VSS總線37b、和第三VSS總線40提供VSS電源。以此方式，通過(guò)VDD總線30、37a、和38產(chǎn)生了VDD網(wǎng)格54，通過(guò)VSS總線32、37b、和40產(chǎn)生了VSS網(wǎng)格56。結(jié)果，每個(gè)前述的網(wǎng)格都具有電源總線，它們垂直地并且水平地穿過(guò)子陣列18a、子解碼器20a、以及交叉區(qū)24a-24b。進(jìn)而，VDD和VSS網(wǎng)格54和56明顯降低了從電源焊接點(diǎn)14e和14f到子解碼器20a、交叉區(qū)24-24b、以及其它電路的電源總線的總電阻，即使VDD和VSS總線37a和37b的寬度變得很窄小也能作到這一點(diǎn)。
第一外圍電路(未示出)把電信號(hào)驅(qū)動(dòng)到第一信號(hào)總線34，列解碼器16a(圖1)把電信號(hào)驅(qū)動(dòng)到Y(jié)S總線35，該YS總線用于讀出放大器22a和22b。類似地，主地址解碼器16b(圖1)把電信號(hào)按常規(guī)方式驅(qū)動(dòng)到第二DXB總線44。第一信號(hào)總線34與第二信號(hào)總線37b和第三信號(hào)總線42電連接，從而產(chǎn)生穿過(guò)子陣列18a和子解碼器20a的信號(hào)網(wǎng)格58。類似地，第一DXB總線36與第二DXB總線44電連接，從而產(chǎn)生穿過(guò)子解碼器20a的子解碼器網(wǎng)格60。按這種方式，信號(hào)和子解碼器網(wǎng)格58和60能夠按多種不同的組合連接讀出放大器22a-22b，子解碼器20a、以及交叉區(qū)24a-24b。雖然圖中沒(méi)有表示出來(lái)，但還存在在M2中構(gòu)成的許多附加的總線，它們沿水平方向穿過(guò)讀出放大器電路區(qū)22a和22b。這些總線中某一些要連接到其它的信號(hào)總線，例如YS總線35。
參照?qǐng)D4，VDD、VSS、信號(hào)、及子解碼器網(wǎng)格54、56、58、和60實(shí)際上代表用于每一種網(wǎng)格的許多垂直的和水平的線，因此可為外圍電路提供多個(gè)總線，并且能減小每個(gè)網(wǎng)格的電阻。例如，子陣列18a有在M2中走向的多個(gè)VDD總線38a-38d和在M3中走向的多個(gè)VDD總線30a-30d，所有這些總線全都固定到主VDD總線28(圖3)上，從而減小了VDD網(wǎng)格54的總電阻。類似地，子陣列18a有在M2中走向的多個(gè)VSS總線40a-40d以及在M3中走向的多個(gè)VSS總線32a-32d，所有這些總線全都固定到主VSS總線26(圖3)上，從而減小了VSS網(wǎng)格56的總電阻。
除了VDD、VSS信號(hào)、和子解碼器網(wǎng)格54、56、58、和60外，還有其它的總線可穿過(guò)子陣列18a。這些其它的總線包括在M3中垂直走向的多個(gè)列因子(CF)總線61a-61d，用于對(duì)列解碼器16a、16c、16d、16f、16g、16i、16j、和16l(圖2)提供輸入；以及，在M2中水平走向的多個(gè)子解碼器總線(DXB1、DXB3、DXB5、DXB7)44a-44d，用于和子解碼器電路20a和20b(圖2)以及第一DXB總線36相連接。進(jìn)而，如圖4所示，電源總線30a-30d、32a-32d、38a-38d、40-40d的位置比信號(hào)總線61a-61d、44a-44d更加靠近子陣列18a的外部邊緣。結(jié)果，減小了電源總線的電阻，而信號(hào)總線的電阻(信號(hào)總線全向子陣列18a的內(nèi)部邊緣集中)彼此間比較一致，因此使信號(hào)總線的信號(hào)傳播的一致性相當(dāng)好。
現(xiàn)參照?qǐng)D5a，在位于存貯單元上方的交叉點(diǎn)進(jìn)行圖4所示總線之間的電連接。交叉點(diǎn)48a表示VSS總線32b和VSS總線40b交叉的位置。使用位于存貯單元電路64上方的通孔62在VSS總線32b和VSS總線40b之間進(jìn)行電連接。
參看圖5a-5b，子陣列18a的存貯單元電路64包括一個(gè)常規(guī)的、一個(gè)電容器加一個(gè)晶體管類型的DRAM單元。例如，在板66和存貯節(jié)點(diǎn)68之間形成一個(gè)電容器65。類似地，用分別連接到存貯節(jié)點(diǎn)68和位線(BL1)總線70的源極和漏極，以及連接到第一子字線(Sw)總線72a(其寬度用74表示之)形成一個(gè)晶體管69。為了避免由電源和信號(hào)總線引起的任何耦合噪聲，優(yōu)選實(shí)施例的單元結(jié)構(gòu)是一種在位線(COB)結(jié)構(gòu)上的電容器。這種結(jié)構(gòu)便于利用BL1總線70的敏感性并且允許進(jìn)行操作，由于板64的屏蔽作用，位于單元上方的電源和信號(hào)網(wǎng)格54、56、和58產(chǎn)生的噪聲不會(huì)帶來(lái)任何不利的影響。
雖然交叉點(diǎn)48a似乎是緊靠在存貯單元電路64的上邊，但這并不是必須的，而只是為了便于說(shuō)明。此外，通過(guò)62和VSS總線32b及42b對(duì)于存貯單元64來(lái)說(shuō)不是必要的，并非所有的電源和信號(hào)總線都要連接到其它總線上。
現(xiàn)在參照?qǐng)D4和6a，并子陣列18a的第一部分76進(jìn)行了放大，其中表示位于圖4所示總線之間的更多的信號(hào)線。部分76有垂直和水平穿過(guò)它的幾個(gè)信號(hào)和電源總線，它們具有各種不同的寬度。這些總線包括寬度80和YS總線35a-35d，寬度82的CF總線61a，以及寬度84的VSS總線32b，它們都在M3中垂直走向。類似的，在M2中水平走向的有寬度88的MWB總線86a-86d，寬度90的DXB1總線44a，寬度92的VSS總線40b。信號(hào)總線YS35a-35d、CF61a、MWB86、和DXB1 44a的走向直接指向它們對(duì)應(yīng)的電路，因此在子陣列18a上不需要通孔來(lái)改變方向。只有VSS總線32b和40b有一個(gè)通孔62以電連接它們。借助于這種安排，針對(duì)速度和電源電阻來(lái)優(yōu)化每個(gè)總線的寬度80、82、84、88、90和92。例如，VSS總線32b和40b的寬度84和92、CF總線61a的寬度82、以及DXB1總線44a的寬度90都要大于寬度80和88，以便得高速度和低電源電阻，并且為了容納通孔62。同時(shí)，YS總線35的寬度80和MWB總線86的寬度88要小于寬度82、84、90、92，以節(jié)省金屬空間。
類似地，參照?qǐng)D6b和6c，其中表示分別具有兩個(gè)通孔和沒(méi)有通孔的部分94和96。結(jié)果，用每4個(gè)讀出放大器電路產(chǎn)生兩個(gè)YS總線和一個(gè)CF總線(或者，兩個(gè)YS總線和一個(gè)電源總線)，同時(shí)還滿足可接受的M3寬度和空間要求。類似的，用每16個(gè)子字線SW總線設(shè)置兩個(gè)MWB總線和一個(gè)DXB總線(或者，兩個(gè)MWB總線和一個(gè)電源總線)，同時(shí)還滿足可接受的M2寬度和空間要求。此外，可優(yōu)化所有電源和信號(hào)總線的寬度，使每個(gè)網(wǎng)格所用的多個(gè)總線都適于減小有效電阻并能實(shí)現(xiàn)高速度，同時(shí)通過(guò)具有分級(jí)字線結(jié)構(gòu)的寬松的金屬間距可保持高效率的主要優(yōu)點(diǎn)。
再次參照?qǐng)D3，除了在子陣列18a上方構(gòu)成的電源和信號(hào)網(wǎng)格54、56、和58外，還要在子解碼器20a上方部分地構(gòu)成這些網(wǎng)格以及子解碼器網(wǎng)格60。對(duì)其它的電路進(jìn)行修改，以適應(yīng)電源和信號(hào)網(wǎng)格54、56、58、和60所需的金屬空間。在讀出放大器、子解碼器、和交叉區(qū)中包括這些修改的電路，對(duì)此下面再予以介紹。
圖7a和7b表示子陣列18a，它包括32個(gè)有代表性的存貯單元，其中包括圖5a-b的存貯單元64。此外，所示的子陣列18a和圖2中的交叉區(qū)24a、子解碼器20a、以及讀出放大器22a相關(guān)。
在優(yōu)選實(shí)施例中，讀出放大器22a包括128個(gè)讀出放大電路，如讀出放大電路98a和98b。兩個(gè)讀出放大電路98a-98b都連接到設(shè)在交叉區(qū)24a內(nèi)的讀出放大驅(qū)動(dòng)器100a上。讀出放大電路98a通過(guò)全在M1中構(gòu)成的并垂直穿過(guò)陣列18a的BL1總線70(圖5a)和位線(BL1B)總線104a連接到存貯單元102a的一個(gè)列上。類似地，讀出放大電路96b通過(guò)也在M1中構(gòu)成的并且穿過(guò)陣列18a的位線(BL2)總線104b和位線(BL2B)總線104C連接到存貯單元102b的一個(gè)列上。下面參照?qǐng)D10a-10b更加詳細(xì)地討論讀出放大電路98a-98b。
除了讀出放大驅(qū)動(dòng)器100a外，交叉區(qū)24a還包括多個(gè)電路(不包括讀出放大驅(qū)動(dòng)器100a和子解碼器110a-110d)，一般用標(biāo)號(hào)100b表示之。對(duì)這些電路100a-100b進(jìn)行設(shè)計(jì)，以便能利用VDD、VSS、和由總線37a-37c提供的信號(hào)網(wǎng)格54、56、和58的低電阻的優(yōu)點(diǎn)。
子解碼器20a包括256個(gè)子解碼電路，一般由子解碼電路106a-106d代表。子解碼電路106a說(shuō)明了一個(gè)分級(jí)的字線結(jié)構(gòu)，在其余的每個(gè)子解碼電路中利用的也是這種結(jié)構(gòu)。子解碼電路106a連接到DXB7總線44d和MWB總線86a，MWB總線86a通過(guò)連接器總線108引向4個(gè)子解碼器106a-106d，總線108在M1中構(gòu)成。子解碼電路106a還和讀出放大驅(qū)動(dòng)器100一道連接到位于交叉區(qū)24a內(nèi)的一個(gè)第一子解碼驅(qū)動(dòng)器110a。類似地，子解碼電路106b-106d連接到位于交叉部分內(nèi)的子解碼驅(qū)動(dòng)器110b-110d。下面將較詳細(xì)地討論子解碼器20a。
參照?qǐng)D8，把兩個(gè)子解碼驅(qū)動(dòng)器110a、110d設(shè)在交叉區(qū)24a中，而把另兩個(gè)子解碼驅(qū)動(dòng)器110b、110c設(shè)在交叉區(qū)24b中。子解碼驅(qū)動(dòng)器110a包括一個(gè)反相器，它把DXB7總線44d變換成一個(gè)反相的子解碼器(DX7)總線114d。類似地，子解碼驅(qū)動(dòng)器110b-d的把DXB1 44a、DXB344b、和DXB5 44c變換成反相的子解碼器總線DX1 114a、DXB114b、和DX5 114c。在優(yōu)選實(shí)施例中，每一個(gè)子解碼驅(qū)動(dòng)器110a-110d驅(qū)動(dòng)64個(gè)子解碼電路，從而可驅(qū)動(dòng)所有的256個(gè)子解碼器24a。子解碼驅(qū)動(dòng)器110a-110d因?yàn)樵O(shè)在交叉區(qū)24a-24b中，所以它們的尺寸很重要，并且提供有內(nèi)部產(chǎn)生的提升電壓(Vpp)，所以可把總線DX1 114a、DX3 114b、DX5 114c、和、DX7 114d驅(qū)動(dòng)到Vpp。
子解碼電路106a以及其它子解碼電路采用了一種分級(jí)的字線結(jié)構(gòu)。在早些時(shí)候討論過(guò)，使用在子解碼器20a和20b中形成的子解碼器來(lái)選擇子陣列18a中的某些存貯單元。為此，使用了在多晶硅(FG)層(圖5a)中構(gòu)成的多個(gè)子字線，如字線72a。MWB總線86a驅(qū)動(dòng)子解碼器區(qū)24a的4個(gè)子解碼電路106a-106d。每個(gè)子解碼電路都驅(qū)動(dòng)伸入子陣列18a中的一個(gè)SW總線72a-72d。類似地，MWB總線86a驅(qū)動(dòng)子解碼器區(qū)20b的伸入子解碼器18a中的4個(gè)附加的子解碼電路72e-72h。
參照?qǐng)D9a-9b，其中的常規(guī)的子解碼電路116和可替換的子解碼電路118構(gòu)成一種分級(jí)的字線結(jié)構(gòu)。這些結(jié)構(gòu)之所以是分級(jí)的，是因?yàn)樵贔G中構(gòu)成的字線總線的上方設(shè)置了在M2中構(gòu)成的主字線總線。然而，子解碼電路116、118都不適用于本發(fā)明的網(wǎng)格系統(tǒng)。
參照?qǐng)D9a，在Noda的分級(jí)字線結(jié)構(gòu)方案中使用的常規(guī)子解碼上116由3個(gè)n型金屬氧化物半導(dǎo)體(NMOS)晶體管組成，并且產(chǎn)生一個(gè)SW輸出。但子解碼電路116需要一個(gè)非反相的字線(MW)總線，它還必須和MWB總線一道穿過(guò)陣列(未示出)。這有效地把穿過(guò)陣列在M2中走向的主字線的數(shù)目加大一倍。結(jié)果，要使用兩個(gè)主字線來(lái)驅(qū)動(dòng)8個(gè)子字線，從而對(duì)每個(gè)主字線要產(chǎn)生4個(gè)子字線的間距。但這個(gè)間距對(duì)于本發(fā)明的網(wǎng)格系統(tǒng)所需的額外金屬空間來(lái)說(shuō)是不能允許的。
參照?qǐng)D9b，子解碼電路118由兩個(gè)NMOS晶體管和兩個(gè)P型金屬化物半導(dǎo)體(PMOS)晶體管組成。該子解碼驅(qū)動(dòng)器不需要圖9a那樣的非反相的字線總線(MW)。結(jié)果，可使用一個(gè)主字線來(lái)驅(qū)動(dòng)8個(gè)子字線，從而對(duì)于每個(gè)主字線可產(chǎn)生8個(gè)子字線的間距。但是，由于子解碼電路由四個(gè)晶體管組成，因此占據(jù)了大量的空間，并且，為了提高電路的速度，還必須把某些晶體管作得極大。
參照?qǐng)D9c，該優(yōu)選實(shí)施例的子解碼器106a包括以上兩種子解碼驅(qū)動(dòng)器的優(yōu)點(diǎn)。該子解碼電路106a使用MWB總線86a、DXB7總線44d、和DX7總線114來(lái)產(chǎn)生子字線SW總線72a，從而使子解碼電路106a能只由3個(gè)晶體管120a-120c構(gòu)成。由于DX7總線114d只在子解碼器20a中，并且不必水平地穿過(guò)陣列，所以穿過(guò)子陣列18a的主字線間距對(duì)每個(gè)主字線來(lái)說(shuō)仍舊是8個(gè)子字線。因而，對(duì)于本發(fā)明的電源、信號(hào)、和子解碼器網(wǎng)格54、56、58、和60，以及DXB總線44(圖3)有足夠大的金屬空間。
在操作中，在MWB總線86a和DXB7總線44d上的信號(hào)MWB和DXB7是負(fù)邏輯信號(hào)，即它們?cè)跍?zhǔn)備模式為高、而在允許模式為低。當(dāng)信號(hào)MWB和DXB7都為低時(shí)，把子字線SW總線72a上的輸出信號(hào)驅(qū)動(dòng)到一個(gè)選定的高電平。當(dāng)信號(hào)MWB或DXB7只有一個(gè)是高時(shí)，把子字線SW總線72a上的輸出信號(hào)驅(qū)動(dòng)到一個(gè)非選定的低電平。在準(zhǔn)備模式或預(yù)充電模式，即當(dāng)所有的MWB和DXB信號(hào)都是高時(shí)，把所有的子字線SW置成低。
這個(gè)子解碼電路106a的優(yōu)點(diǎn)是，在行解碼器和DXB驅(qū)動(dòng)器中的子閾值電流主要由NMOS晶體管120a、120b確定。因此，在準(zhǔn)備模式或預(yù)充電模式期間的準(zhǔn)備狀態(tài)電流很低。這是因?yàn)?，NMOS晶體管120a、120b的柵極可能比PMOS晶體管的柵極窄，并且NMOS晶體管的截止過(guò)渡特性曲線比PMOS晶體管的這個(gè)曲線更加尖銳的緣故。
該子解碼電路106a的另一些優(yōu)點(diǎn)是，子解碼電路106a為電源、信號(hào)、和子解碼器網(wǎng)格54、56、58、和60提供了額外的金屬空間，并且子解碼電路106a改善了速度特性。子解碼電路106a的速度和DX7總線114d從低變到高的能力直接相關(guān)。由于DX7總線114a是由子解碼驅(qū)動(dòng)器110a驅(qū)動(dòng)的，并且由于子解碼驅(qū)動(dòng)器位于非擁擠的交叉區(qū)24a的中間，所以可使DX7總線114a的尺寸足夠大。此外，DX7總線114a是在M3中構(gòu)成的，在3個(gè)金屬層中以M3的電阻為最小。因此，DX7總線114的上升波形陡峭，從而可實(shí)現(xiàn)SW總線72a的高速激勵(lì)。在優(yōu)選實(shí)施例中，NMOS晶體管120b的柵極寬度(未示出)比NMOS晶體管120a的柵極寬度(也未示出)窄，因此可改進(jìn)速度和設(shè)計(jì)區(qū)優(yōu)化值。例如，在優(yōu)選實(shí)施例中，晶體管120a和120b的柵極寬度分別是2.2微米和1微米。晶體管120b的較窄的柵極寬度對(duì)于DXB總線44d上的信號(hào)給出較小的負(fù)載電容和較快的下降時(shí)間。因此，DX總線114d實(shí)現(xiàn)了較快的上升時(shí)間。此外，把120a的柵極寬度設(shè)置成足夠大的值以降低子字線SW的速度。
參照?qǐng)D10a，讀出放大電路98a包括鎖存部分122a和均衡器部分124a。鎖存部分122a包括兩個(gè)連接在位線總線70、104a和第一鎖存總線128之間的NMOS晶體管126a-126b。鎖存部分122a還包括兩上連接在位線總線70、104a和第二鎖存總線132之間的PMOS晶體管130a-130b。所有的4個(gè)晶體管126a、126b、130a、130b都按常規(guī)的鎖存方式交叉耦合以存貯來(lái)自位線總線70和104a的信號(hào)。
均衡器部分124a包括3個(gè)NMOS晶體管134a-134c，以便在準(zhǔn)備模式或預(yù)充電模式期間平衡BL1總線70和NL1B總線104a。3個(gè)晶體管134a-134c通過(guò)平均總線136控制。
以相似的方式，讀出放大電路98b包括連接到位線總線104b-104c的一個(gè)鎖存部分122b和一個(gè)均衡器部分124b。鎖存部分122b和均衡器部分124b還分別連接到兩個(gè)鎖存總線128、132、和平衡總線136上。
參照?qǐng)D10b，通過(guò)其它的一些設(shè)計(jì)改進(jìn)還可進(jìn)一步減小讀出放大器22a的尺寸。把均衡器部分124a和124b作成交錯(cuò)的“T”形，下面將參照?qǐng)D11a對(duì)此作更加詳細(xì)的討論。利用“H”形的溝壕區(qū)來(lái)構(gòu)成鎖存部分122a和122b，下面將參照?qǐng)D12a-b對(duì)此作更加詳細(xì)的討論。
參照?qǐng)D11a-11b，為了減小由晶體管134a-134c引起的均衡器部分124a的尺寸限制，利用了一個(gè)T形的柵極區(qū)138a(圖11a)。均衡器信號(hào)總線136為每一個(gè)晶體管134a-134c產(chǎn)生一個(gè)柵極。類似地，均衡器部分124b利用了一個(gè)倒T形的柵極區(qū)138b。因而，柵極區(qū)138a、138b可以拼湊在一起，同時(shí)還在柵極區(qū)138a、138b之間保持一個(gè)所需的溝壕隔離距離137。在這樣做時(shí)，兩個(gè)柵極區(qū)的寬度140小于兩個(gè)正方形的柵極區(qū)144a和144b的常規(guī)寬度142，如圖11b所示；并且，小的讀出放大電路22a對(duì)應(yīng)于小的存貯單元電路64(圖5a)。
參照?qǐng)D12a，該讀出放大器22a包括一個(gè)H形狀的溝壕14b。在M1中構(gòu)成的BL1總線70必須在H形狀的溝壕14b中與也在M1中構(gòu)成的BL1B總線104a交叉，但沒(méi)有電的交叉。進(jìn)而，BL1總線70必須驅(qū)動(dòng)晶體管柵極148a，并且BL1B總線104a必須驅(qū)動(dòng)晶體管柵極148b。在交叉點(diǎn)150，BL1B總線104a連接到在金屬層下方的并且在FG中構(gòu)成的晶體管柵極148b上。柵極148b不僅可讓BL1B總線104a和BL1總線70交叉，而且它也是晶體管130b的柵極。柵極148b在和BL1總線70交叉后重新連接到也在M1中構(gòu)成的連接總線152上，從而把BL1B總線140a電連接到連接總線152上。類似地，BL2總線104b和BL2B104c也在H形狀的溝壕146中交叉。
現(xiàn)在參照?qǐng)D12b，這些連接產(chǎn)生了一個(gè)M1→FG→M1的變化，并且構(gòu)成了兩個(gè)PMOS晶體管130a-130b。這種變化不僅減小了尺寸，而且這些變化是在沒(méi)有使用附加的金屬層的條件下得到的。
此外，H形狀的溝壕146解決了與網(wǎng)格系統(tǒng)有關(guān)的另一個(gè)問(wèn)題，即在位線總線70和104a-104c上的噪聲。讀出放大器22a-22c的噪聲通常是由疊置在M1中構(gòu)成的位線總線70和104a-c上的在M3中構(gòu)成的信號(hào)總線引起的。由于位線總線70和104a的交叉圖案相同，所以由M3中構(gòu)成的信號(hào)總線(如CF總線或YS總線)引起的任何噪聲或電容耦合對(duì)BL1總線70和BL1B總線104a全然相同，從而有效地抵消了噪聲的效果。類似地，任何噪聲對(duì)于BL2總線104b和BL2B總線104c也完全相同。
參照?qǐng)D13a，通過(guò)M2的屏蔽作用可減小對(duì)來(lái)自信號(hào)總線的噪聲的附加保護(hù)，該信號(hào)總線是在M3中構(gòu)成的，它疊置在M1中構(gòu)成的位線總線70和104a-c上。例如，在一個(gè)常規(guī)的現(xiàn)有技術(shù)設(shè)計(jì)中，第一和第二總線154a-154b在M1中構(gòu)成并沿垂直方向走向，第三總線154c在M3中構(gòu)成并且也沿垂直方向走向，使噪聲加大。由于它們疊置和走向的方向相同，大面積的疊置使噪聲加強(qiáng)，所以第三總線154c產(chǎn)生的噪聲要加到第一和第二總線154a和154b上。這種常規(guī)設(shè)計(jì)可能會(huì)存在問(wèn)題，尤其是當(dāng)總線154a、154b對(duì)噪聲特別靈敏時(shí)更是如此，例如本發(fā)明的位線總線70和104a。此外，在常規(guī)的設(shè)計(jì)中，在M2中構(gòu)成的并且沿水平方向走向的另一組總線156a-156d只有極少的甚至沒(méi)有屏蔽作用，如圖所示。
參照?qǐng)D13b-13c，該優(yōu)選實(shí)施例通過(guò)改善M2總線的屏蔽效果減小了沿同一方向走向的總線之間的噪聲。在該優(yōu)選實(shí)施例中，在M1中構(gòu)成BL1總線70和BL1B總線104a，它們沿垂直方向走向。此外，在M3中構(gòu)成CF總線61a，它的走向是在垂直方向，緊挨在兩個(gè)位線70和104a的上面。在M2中構(gòu)成的并且沿水平方向走向的4個(gè)總線158a-158d定位在CF總線61a和位線總線70及104a之間。
參照?qǐng)D13b，在下述情況下使用減少噪聲的一種技術(shù)M2總線158a和158d是有噪聲的有源線(如部分讀出放大器)，并且M2總線158b-c是無(wú)源的無(wú)噪聲的總線(如電源總線)，這時(shí)使用第一種技術(shù)。即，不讓M2總線158a-158d中的某一些只穿過(guò)位線總線70和140a中的一個(gè)(如圖13a所示)，現(xiàn)在讓M2總線158b-158c在兩個(gè)位線總線上延伸。M2總線158a-158d按此方式對(duì)來(lái)自CF總線61a的任何噪聲可提供更多些的屏蔽作用。
參照?qǐng)D13c，在下述情況下采用第二種技術(shù)兩個(gè)M2總線158a和158d是無(wú)源的無(wú)噪聲的總線(如，電源總線)，并且另兩個(gè)M2總線158b、158c是有源的有噪聲的總線。在這種情況下，位線70和1004a通過(guò)無(wú)噪聲的M2總線158a、158b得到了對(duì)CF總線61a的噪聲的較好的屏蔽作用。因此，要把無(wú)噪聲的M2總線158a、158d盡可能地拉大，以使它們的屏蔽作用最大。
參照?qǐng)D14a，讀出放大器的阱結(jié)構(gòu)也可能是尺寸的決定因素，尤其是像優(yōu)選實(shí)施例那樣利用電源和信號(hào)網(wǎng)格的情況更是如此。按第一種設(shè)計(jì)，使用包括P型阱(PW)162a、深阱(DW)164a、和P型基片(P-Sub)166的三重阱結(jié)構(gòu)，以便從讀出放大電路170至一子陣列168進(jìn)行噪聲保護(hù)。類似地，三重阱結(jié)構(gòu)160包括P型阱(PW)162b、n型深阱(DW)164b、和P-Sub 166，以便從讀出放大電路170到一子陣列168b進(jìn)行噪聲保護(hù)。雖然阱162a、162b、164a、164b、和基片166可以有各種各樣的偏置安排，其中的一種這樣的安排提供
表1
應(yīng)該注意，在本領(lǐng)域中阱的偏置是眾所周知的，對(duì)偏置電壓的任何描述只是說(shuō)明性的，不應(yīng)以任何方式對(duì)其進(jìn)行限制。
通過(guò)兩個(gè)隔離物n型阱(NW)172a和172b分別把子陣列168a和168b與讀出放大器170的噪聲影響隔離開(kāi)來(lái)。NW172a、172b產(chǎn)生隔離晶體管，以便在位于每一側(cè)的存貯單元陣列之間共享一個(gè)讀出放大器。向P型阱162a和162b(這里，定位上述的隔離晶體管和存貯單元晶體管)提供適于器件隔離的負(fù)偏置電壓。NW 172a、172b偏置到Vpp 167b，以進(jìn)行電隔離。另外，DW172a、172b分別設(shè)置在DW 164a、164b的上方，因此把DW偏置到Vpp。讀出放大電路170有一個(gè)附加的NW174，NW174偏置到VDD167d以提供P型晶體管176的較快的操作。DW164a、164b偏置到Vpp的優(yōu)點(diǎn)是，子解碼器是在Vpp電壓電平下操作的CMOS電路(圖7a、7b、14c)。另一方面，因?yàn)樽x出放大電路170的PMOS晶體管在等于或小于VDD電壓電平操作，所以VDD電壓電平適合于用作NW174的偏置電壓以代替Vpp電壓電平。讀出放大器170還有通過(guò)P-Sub 166偏置到VBB167c的兩個(gè)PW 178a、178b。PW 178a支持晶體管180a，PW 178b支持晶體管180b、180c。
參照?qǐng)D14b，該優(yōu)選實(shí)施例同圖14a比較能夠減小讀出較大器24的阱結(jié)構(gòu)。該優(yōu)選實(shí)施例采用三重阱結(jié)構(gòu)182，對(duì)于子陣列18a，阱結(jié)構(gòu)182包括PW 184a、DW 186a、和P-Sub 188；對(duì)于子陣列186b，阱結(jié)構(gòu)182包括PW 184b、DW 186b、和P-Sub 188。因而，子陣列18a-18b從讀出放大器22b得到了保護(hù)。三重阱結(jié)構(gòu)182還使用了類似于表1中描述的說(shuō)明性偏置的阱偏置。但應(yīng)注意，阱的偏置在本領(lǐng)域中是眾所周知的，對(duì)偏置電壓的任何描述都是說(shuō)明性的，不應(yīng)以任何方式加以限制。
分別通過(guò)兩個(gè)隔離物NW 190a、190b把子陣列18a-18b同讀出放大器24b的噪聲影響隔離開(kāi)來(lái)。把隔離物NW 190a、190b偏置到Vpp 167b以便用于隔離。另外，隔離物NW 190a、NW 190b分別位于DW 186a-186b的上方，從而偏置了DW。該優(yōu)選實(shí)施例與圖14a的常規(guī)系統(tǒng)的差別在于，隔離物NW 190a也支持晶體管130d，晶體管130d與圖14a的晶體管176相對(duì)應(yīng)。結(jié)果使晶體管130d的操作比圖14a的晶體管176還要慢些。但晶體管130d的速度對(duì)于讀出放大電路90a的整個(gè)定時(shí)來(lái)說(shuō)并非關(guān)鍵。因此，盡管PMOS晶體管130d使用了Vpp偏置的阱，但總體速度沒(méi)有變壞。
但對(duì)隔離物NW 190a來(lái)說(shuō)，和圖14a所述的常規(guī)技術(shù)相比，還有一個(gè)尺寸的優(yōu)點(diǎn)。既沒(méi)有只用于隔離的NW 172a，也沒(méi)有用于晶體管176的第二NW 174(圖14a)，而且在本優(yōu)選實(shí)施例的NW 190中把這兩者組合起來(lái)，從而減小了讀出放大器24b的空間。此外，可使用單個(gè)的PW 192來(lái)支持晶體管134a-134c。
參照?qǐng)D14c，對(duì)于子解碼器20a實(shí)現(xiàn)一種三重阱結(jié)構(gòu)193。P-Sub 188和DW 186a穿過(guò)子陣列18a(圖14b)、跨過(guò)子解碼器20a、進(jìn)入子陣列196。PW 184a通過(guò)NW200與PW 198分開(kāi)，NW200偏置到Vpp 167b以便進(jìn)行隔離。通過(guò)把NW200偏置到Vpp167b，使SW總線72a可在Vpp操作。
參照?qǐng)D15a和15b，讀出放大器20a包括用于列冗余方案的4個(gè)熔絲202a-202d。兩個(gè)熔絲202b和202d用來(lái)禁止讀出放大電路98a-98b操作，兩個(gè)熔絲202a和202c用來(lái)禁止讀出放大電路204a-204操作。列冗余對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)是眾所周知的；但是，由于要設(shè)置熔絲，常規(guī)的設(shè)計(jì)使讀出放大器付出相當(dāng)大的面積。因此，在優(yōu)選實(shí)施例中，熔絲202a-202d要和位線總線70和140a平行地排列成行，即使對(duì)應(yīng)于位于不同區(qū)內(nèi)的讀出放大器的熔絲也要這樣做。由此可見(jiàn)，垂直走向的CF總線61a和YS總線35a-35c只需對(duì)一組熔絲進(jìn)行偏移，就可為電源和信號(hào)網(wǎng)格54、56、58、和60提供最大的空間。
雖然示出并描述了本發(fā)明的說(shuō)明性的實(shí)施例，但我們期望修正、變化、和替換的范圍都落在以上所述的公開(kāi)的范圍內(nèi)，并且在某些情況下，有可能在沒(méi)有相應(yīng)使用其它特征的條件下使用了本發(fā)明的某些特征。例如，為使優(yōu)選實(shí)施例的敘述比較簡(jiǎn)單但又不期望限制本發(fā)明，可能會(huì)涉及水平和垂直方向。因此應(yīng)理解，所附的權(quán)利要求應(yīng)廣義地理解，并且與本發(fā)明的范圍一致。
權(quán)利要求
1.一種半導(dǎo)體存貯器件，包括具有一個(gè)主表面的一半導(dǎo)體基片；在所說(shuō)主表面中的一存貯器陣列部分，其中多個(gè)存貯單元按行的方向和列的方向排列；位線，每個(gè)位線沿所說(shuō)列方向延伸，每個(gè)所說(shuō)位線連到所說(shuō)存貯單元；字線，每一字線沿所說(shuō)的行方向延伸，每個(gè)所說(shuō)字線連接到所說(shuō)存貯單元；第一外圍電路部分，它具有多個(gè)MOSFET，并且所說(shuō)第一外圍電路靠近所說(shuō)存貯器陣列部分設(shè)置；在所說(shuō)半導(dǎo)體基片的所說(shuō)主表面上形成的一外部終端，預(yù)定電壓從所說(shuō)半導(dǎo)體存貯器件的外部提供給所說(shuō)外部終端；多個(gè)第一電壓電源線，它們中的每一個(gè)都沿所說(shuō)列方向延伸并在所說(shuō)位線和字線上方形成；多個(gè)第二電壓電源線，它們中的每一個(gè)都沿所說(shuō)行方向延伸并在所說(shuō)位線和字線上方形成，并且所說(shuō)第二電壓電源線由不同于所說(shuō)第一電壓電源線的導(dǎo)電層的一個(gè)導(dǎo)電層形成，其中，在所說(shuō)第一和第二電壓電源線的交叉點(diǎn)彼此連接所說(shuō)第一和第二電壓電源線，其中，所說(shuō)第一和第二電壓電源線之一連接到所說(shuō)外部終端，以及其中，所說(shuō)預(yù)定電壓從所說(shuō)外部終端經(jīng)所說(shuō)第一和第二電壓電源線提供給所說(shuō)第一外圍電路部分中的所說(shuō)MOSFET。
2.如權(quán)利要求1的半導(dǎo)體存貯器件，其中，所說(shuō)第一電壓電源線由第一導(dǎo)電層組成，所說(shuō)第二電壓電源線由第二導(dǎo)電層組成，所說(shuō)第一導(dǎo)電層在所說(shuō)第二導(dǎo)電層的上方，所說(shuō)第一導(dǎo)電層的預(yù)定厚度大于所說(shuō)第二導(dǎo)電層的預(yù)定厚度。
3.如權(quán)利要求1的半導(dǎo)體存貯器件，進(jìn)一步包括具有多個(gè)MOSFET的第二外圍電路部分，所說(shuō)第二外圍電路部分在所說(shuō)行方向靠近所說(shuō)存貯器陣列區(qū)，并且在所說(shuō)列方向靠近所說(shuō)第一外圍電路部分；以及第三電壓電源線，它在所說(shuō)第一外圍電路部分中形成，平行于所說(shuō)位線延伸并且進(jìn)入所說(shuō)第二外圍電路部分；其中，所說(shuō)第二電壓電源線伸入所說(shuō)第二外圍電路部分中，并且在所說(shuō)第二電壓電源線和第三電壓電源線之間的交叉點(diǎn)連到所說(shuō)第三電壓電源線上。
4.如權(quán)利要求3的半導(dǎo)體存貯器件，其中所說(shuō)第三電壓電源線由所說(shuō)第一導(dǎo)電層組成，并且所說(shuō)第三電壓電源線連接到所說(shuō)第一外圍電路部分中的MOSFET上。
5.如權(quán)利要求4的半導(dǎo)體存貯器件，其中每個(gè)所說(shuō)第一電壓電源線的預(yù)定寬度都大于所說(shuō)第三電壓電源線的預(yù)定寬度。
6.如權(quán)利要求5的半導(dǎo)體存貯器件，進(jìn)一步還包括在所說(shuō)第一導(dǎo)電層和所劉第二導(dǎo)電層之間形成的絕緣層，所說(shuō)絕緣層具有第一和第二通孔，通過(guò)第一通孔連接所說(shuō)第一和第二電壓電源線，通過(guò)第二通孔連接所說(shuō)第二和第三電壓電源線，其中所說(shuō)第一通孔的預(yù)定直徑大于所說(shuō)第二通孔的預(yù)定直徑。
7.如權(quán)利要求6的半導(dǎo)體存貯器件，其中所說(shuō)存貯單元由串聯(lián)連接的一個(gè)MOSFET和一個(gè)電容器元件組成，并且所說(shuō)電容器元件是在所說(shuō)MOSFEET的上方形成的。
8.如權(quán)利要求4的半導(dǎo)體存貯器件，進(jìn)一步還包括一個(gè)讀出放大電路部分，它在所說(shuō)列方向靠近所說(shuō)存貯器陣列部分，在所說(shuō)行方向靠近所說(shuō)第一外圍電路部分，其中在所說(shuō)第一外圍電路部分中的所說(shuō)MOSFET構(gòu)成了讀出放大驅(qū)動(dòng)電路。
9.如權(quán)利要求8的半導(dǎo)體存貯器件，其中多個(gè)信號(hào)接線在所說(shuō)讀出放大電路部分中沿行方向延伸，所說(shuō)信號(hào)接線由所說(shuō)第二導(dǎo)電層組成。
10.如權(quán)利要求4的半導(dǎo)體存貯器件，其中，在所說(shuō)第二外圍電路部分中形成子解碼器電路，所說(shuō)子解碼器電路有兩個(gè)輸入端和一個(gè)輸出端，子字線和子解碼器控制線連到所說(shuō)輸入端，所說(shuō)字線連到所說(shuō)輸出端。
11.如權(quán)利要求10的半導(dǎo)體存貯器件，其中所說(shuō)主字線和所說(shuō)子解碼器控制線由所說(shuō)第二導(dǎo)電層組成。
12.如權(quán)利要求11的半導(dǎo)體存貯器件，其中所說(shuō)第二電壓電源線的預(yù)定寬度大于所說(shuō)主字線的預(yù)定寬度。
13.如權(quán)利要求11的半導(dǎo)體存貯器件，進(jìn)一步還包括在所說(shuō)存貯器陣列部分形成的第四電壓電源線，它由所說(shuō)第二導(dǎo)電層組成，所說(shuō)子解碼器控制線排列在所說(shuō)存貯器陣列部分的中心并沿所說(shuō)行方向延伸，所說(shuō)第四電壓電源線沿所說(shuō)行方向延伸，并且所說(shuō)第二和第四電壓電源線排列在所說(shuō)子解碼器控制線的兩側(cè)。
14.如權(quán)利要求13的半導(dǎo)體存貯器件，其中所說(shuō)第四電壓電源線在所說(shuō)第四和第電壓電源線的交叉點(diǎn)連接到所說(shuō)第一電壓電源線。
15.如權(quán)利要求1的半導(dǎo)體存貯器件，進(jìn)一步包括在所說(shuō)存貯器陣列部分形成的行選擇線，它由所說(shuō)第一導(dǎo)電層組成；行解碼器電路，在行選擇線中選出一個(gè)預(yù)定的行選擇線，其中所說(shuō)第一電壓電源線的預(yù)定寬度大于所說(shuō)行選擇線的預(yù)定寬度。
16.如權(quán)利要求15的半導(dǎo)體存貯器件，進(jìn)一步包括與所說(shuō)行選擇線不同的信號(hào)線，它們?cè)谒f(shuō)存貯器陣列部分中沿所說(shuō)列方向延伸，所說(shuō)信號(hào)線由所說(shuō)第一導(dǎo)電層組成。
17.如權(quán)利要求16的半導(dǎo)體存貯器件，進(jìn)一步還包括第五電壓電源線，它由所說(shuō)第一導(dǎo)電層組成并沿所說(shuō)列方向延伸。
18.如權(quán)利要求17的半導(dǎo)體存貯器件，其中所說(shuō)信號(hào)線在所說(shuō)存貯器陣列部分的中心沿所說(shuō)列方向延伸，所說(shuō)第一和第五電壓電源線排列在所說(shuō)信號(hào)線的兩側(cè)。
19.一種半導(dǎo)體存貯器件，包括一個(gè)半導(dǎo)體基片；一個(gè)子陣列部分，包括多個(gè)存貯單元，每個(gè)存貯單元都安排在沿列方向延伸的位線和沿行方向延伸的字線的交叉點(diǎn)上；第一外圍電路部分，沿所說(shuō)行方向靠近所說(shuō)子陣列；第二外圍電路部分，沿所說(shuō)行方向靠近所說(shuō)子陣列；第三外圍電路部分，在所說(shuō)第一和第二外圍電路部分的交叉處；多個(gè)第一電壓電源線，其中的每一個(gè)都沿所說(shuō)列方向延伸并且在所說(shuō)位線和字線的上方形成；多個(gè)第二電壓電源線，其中的每一個(gè)都沿所說(shuō)行方向延伸并且在所說(shuō)位線和字線的上方形成，所說(shuō)第二電壓電源線是由與所說(shuō)第一電壓電源線不同的一個(gè)導(dǎo)電層形成的，并且所說(shuō)第二電壓電源線在所說(shuō)子陣列部分和所說(shuō)第二外圍電路部分的上方形成的；一個(gè)第三電壓電源線，它由所說(shuō)第一導(dǎo)電層組成并且在所說(shuō)第二和第三外圍電路部分上方延伸，其中，所說(shuō)第一和第二電壓電源線在所說(shuō)子陣列部分上方的所說(shuō)第一和第二電壓電源線的交叉點(diǎn)彼此相連，其中，所說(shuō)第二和第三電壓電源線在所說(shuō)第二外圍電路部分的上方的所說(shuō)第二和第三電壓電源線的交叉點(diǎn)彼此相連，并且其中，每個(gè)所說(shuō)第一和第二電壓電源線的預(yù)定寬度都大于所說(shuō)第三電壓電源線的預(yù)定寬度。
20.如權(quán)利要求19的半導(dǎo)體存貯器件，其中的多個(gè)MOSFET安排在所說(shuō)第三外圍電路部分中，所說(shuō)MOSFET連接到所說(shuō)第三電壓電源線。
21.如權(quán)利要求20的半導(dǎo)體存貯器件，進(jìn)一步還包括沿所說(shuō)行方向延伸的多個(gè)信號(hào)接線，它們都由所說(shuō)第二導(dǎo)電層組成。
22.如權(quán)利要求21的半導(dǎo)體存貯器件，進(jìn)一步還包括在所說(shuō)第一和第二導(dǎo)電層之間形成的一個(gè)絕緣層，所說(shuō)絕緣層具有第一通孔和第二通孔，通過(guò)第一通孔連接所說(shuō)第一和第二電壓電源線，通過(guò)第二通孔連接所說(shuō)第二和第三電壓電源線，其中所說(shuō)第一通孔的預(yù)定直徑大于所說(shuō)第二通孔的預(yù)定直徑。
23.如權(quán)利要求6的半導(dǎo)體存貯器件，其中所說(shuō)存貯單元中串聯(lián)連接的一個(gè)MSOFET和一個(gè)電容器元件組成，并且所說(shuō)電容器元件形成在所說(shuō)MOSFET上。
24.如權(quán)利要求21的半導(dǎo)體存貯器件，其中所說(shuō)第一導(dǎo)電層在所說(shuō)第二導(dǎo)電層的上方，所說(shuō)第一導(dǎo)電層的預(yù)定厚度大于所說(shuō)第二導(dǎo)電層的預(yù)定厚度。
25.如權(quán)利要求19的半導(dǎo)體存貯器件，其中，在所說(shuō)第二外圍電路部分形成子解碼電路，所說(shuō)子解碼電路有兩個(gè)輸入端和一個(gè)輸出端，主字線和子解碼器控制線連到所說(shuō)輸入端，所說(shuō)字線連到所說(shuō)輸出端。
26.如權(quán)利要求25的半導(dǎo)體存貯器件，其中所說(shuō)主字線和所說(shuō)子解碼器控制線由所說(shuō)第二導(dǎo)電層組成，所說(shuō)第二電壓電源線的預(yù)定寬度大于所說(shuō)主字線的預(yù)定寬度。
27.如權(quán)利要求26的半導(dǎo)體存貯器件，其中，在所說(shuō)子陣列部分的中心排列的并且沿所說(shuō)行方向延伸的所說(shuō)子解碼器控制線以及所說(shuō)第二電壓電源線安排在所說(shuō)子解碼器控制線的兩側(cè)。
28.一種半導(dǎo)體存貯器件，包括在一個(gè)半導(dǎo)體基片上形成的多個(gè)存貯單元、和所說(shuō)存貯單元相連的互補(bǔ)的第一和第二位線、在所說(shuō)第一和第二位線之間串聯(lián)連接的第一和第二MOSFET、以及連接在所說(shuō)第一和第二位線之間的第三MOSFET，該存貯器件包括在所說(shuō)半導(dǎo)體基片的主表面上形成的一個(gè)有源區(qū)，用于形成所說(shuō)第一、第二、和第三MOSFET；在所說(shuō)有源區(qū)形成的第一、第二、和第三半導(dǎo)體區(qū)；在所說(shuō)第一、第二、及第三半導(dǎo)體區(qū)和所說(shuō)第一及第二位線之間形成的一個(gè)絕緣膜，所說(shuō)絕緣膜具有第一通孔、第二通孔、和第三通孔，第一通孔用于把所說(shuō)第一半導(dǎo)體區(qū)連接到所說(shuō)第一位線，第二通孔用于把所說(shuō)第二半導(dǎo)體區(qū)連接到所說(shuō)第二位線，第三通孔是在所說(shuō)第三半導(dǎo)體區(qū)的上方形成的；以及一個(gè)柵電極，它設(shè)置在所說(shuō)第一和第二半導(dǎo)體區(qū)之間、在第二和第三半導(dǎo)體區(qū)之間、和在第三和第一半導(dǎo)體區(qū)之間，其中，所說(shuō)第一、第二、和第三通孔構(gòu)成一個(gè)三角形，并且對(duì)應(yīng)于互補(bǔ)位線的三角形和對(duì)應(yīng)于鄰近的互補(bǔ)位線的三角形呈鏡向?qū)ΨQ的相互關(guān)系。
29.如權(quán)利要求28的半導(dǎo)體存貯器件，其中所說(shuō)有源區(qū)為T(mén)形結(jié)構(gòu)。
30.如權(quán)利要求29的半導(dǎo)體存貯器件，其中所說(shuō)柵電極為T(mén)形結(jié)構(gòu)。
31.如權(quán)利要求30的半導(dǎo)體存貯器件，其甲向所說(shuō)第三半導(dǎo)體區(qū)提供一個(gè)預(yù)定的固定電壓。
32.一種半導(dǎo)體存貯器件，包括構(gòu)成一個(gè)讀出放大電路的第一MOSFET和第二MSOFET，每個(gè)MOSFET都有作為源極和漏極的第一半導(dǎo)體區(qū)和第二半導(dǎo)體區(qū)；在所說(shuō)第一和第二MOSFET兩側(cè)的第一存貯器陣列部分和第二存貯器陣列部分；在所說(shuō)第一存貯器陣列部分中延伸的互補(bǔ)的第一和第二位線，以及在所說(shuō)第二存貯器陣列部分中延伸的互補(bǔ)的第三和第四位線；其中，所說(shuō)第一、第二、第三、和第四位線由導(dǎo)電層組成，其中，所說(shuō)第一位線連到所說(shuō)第一半導(dǎo)體區(qū)，并且經(jīng)所說(shuō)第二MOSFET的所說(shuō)柵電極連到所第三位線，其中，所說(shuō)第二位線連到所說(shuō)第一MOSFET的所說(shuō)柵電極和所說(shuō)第二MOSFET的所說(shuō)第一半導(dǎo)體區(qū)，并且所說(shuō)第二位線與所說(shuō)第四位線集成一起。
33.一種半導(dǎo)體存貯器件，包括一個(gè)存貯器陣列，具有一個(gè)主字線、和所說(shuō)主字線對(duì)應(yīng)的第一和第二子字線、多個(gè)數(shù)據(jù)線、以及多個(gè)存貯單元；第一子解碼器，具有耦合到所說(shuō)第一子字線的一個(gè)輸出端和耦合到所說(shuō)主字線的第一輸入端；第二子解碼器，具有耦合到所說(shuō)第一子字線的一個(gè)輸出端和耦合到所說(shuō)主字線的第一輸入端；第一驅(qū)動(dòng)器，耦合到所說(shuō)第一子解碼器的第二輸入端，輸出選擇電平電壓以提供給所說(shuō)第一子字線；以及第二驅(qū)動(dòng)器，耦合到所說(shuō)第二子解碼器的第二輸入端輸出選擇電平電壓以提供給所說(shuō)第二子字線，其中，在一個(gè)第一區(qū)中形成所說(shuō)存貯器陣列，其中，在靠近所說(shuō)第一區(qū)的一個(gè)第二區(qū)中形成所說(shuō)第一和第二子解碼器，以及其中，在靠近所說(shuō)第二區(qū)的一個(gè)第三區(qū)中形成所說(shuō)第一和第二驅(qū)動(dòng)器。
34.如權(quán)利要求33的半導(dǎo)體存貯器件，進(jìn)一步還包括耦合到所說(shuō)多個(gè)數(shù)據(jù)線的多個(gè)讀出放大器，其中，在靠近所說(shuō)第一和第三區(qū)的一個(gè)第四區(qū)中形成所說(shuō)多個(gè)讀出放大器。
35.如權(quán)利要求34的半導(dǎo)體存貯器件，其中所說(shuō)第一、第二、第三、和第四區(qū)都是四邊形區(qū)，以及其中所說(shuō)第三區(qū)是通過(guò)延伸所說(shuō)第二和第四區(qū)表示的一個(gè)交叉區(qū)。
36.如權(quán)利要求35的半導(dǎo)體存貯器件，進(jìn)一步還包括一個(gè)第一線，用于傳遞第一選擇信號(hào)，以提供給所說(shuō)第一驅(qū)動(dòng)器的一個(gè)輸入端；一個(gè)第二線，用于傳遞第二選擇信號(hào)，以提供給所說(shuō)第二驅(qū)動(dòng)器的一個(gè)輸入端，其中所說(shuō)第一和第二線、所說(shuō)主字線、以及所說(shuō)第一和第二子字線在所說(shuō)第一區(qū)內(nèi)都延長(zhǎng)到同一方向。
37.如權(quán)利要求36的半導(dǎo)體存貯器件，其中，每個(gè)所說(shuō)第一和第二子解碼器都具有、(a)第一MOSFET，它具有耦合到所說(shuō)第一輸入端的柵極，以及在所說(shuō)第二輸入端和所說(shuō)輸出端之間提供的源一漏通道，(b)第二MOSFET，它具有耦合到所說(shuō)第一輸入端的柵極，以及在所說(shuō)輸出端和地電位之間提供的源一漏通道，以及(c)第三MOSFET，它具有并聯(lián)耦合到所說(shuō)第二MOSFET的所說(shuō)源-漏通道。
38.如權(quán)利要求37的半導(dǎo)體存貯器件，其中所說(shuō)第一和第二驅(qū)動(dòng)器是反相器電路。
39.如權(quán)利要求37的半導(dǎo)體存貯器件，其中所說(shuō)第一MOSFET是P型，以及其中所說(shuō)第二和第三MOSFET是n型。
40.如權(quán)利要求39的半導(dǎo)體存貯器件，其中所說(shuō)第三MOSFET的柵寬度小于所說(shuō)第二MOSFET的柵極寬度。
41.如權(quán)利要求40的半導(dǎo)體存貯器件，其中所選子字線的電壓電平高于所說(shuō)數(shù)據(jù)線的高電平電壓。
42.一種半導(dǎo)體存貯器件，包括一個(gè)存貯器件陣列，具有一個(gè)主字線、對(duì)應(yīng)于所說(shuō)主字線的多個(gè)子字線、多個(gè)數(shù)據(jù)線、和多個(gè)存貯單元，對(duì)每一個(gè)存貯單元進(jìn)行安排，使它能對(duì)應(yīng)于所說(shuō)數(shù)據(jù)線之一和所說(shuō)子字線之一的交叉點(diǎn)；多個(gè)子解碼器電路，其中的每一個(gè)都包括(a)P型的第一MOSFET，它具有耦合到所說(shuō)子字線中對(duì)應(yīng)的一個(gè)子字線的漏極和耦合到所說(shuō)主字線的柵極，(b)n型的第二MOSFET，它具有接收地電位的源極、耦合到所說(shuō)第一MOSFET的所說(shuō)漏極的一個(gè)漏極、以及耦合到所說(shuō)主字線的柵極，以及(c)一個(gè)第三MOSFET，它具有耦合在所說(shuō)第二MOSFET的所說(shuō)漏極和源極之間的源-漏通路；多個(gè)信號(hào)線，其中的每一個(gè)都耦全到對(duì)應(yīng)的所說(shuō)第三MOSFET的柵極，其中把所說(shuō)信號(hào)線之一設(shè)置到選擇電平；以及多個(gè)驅(qū)動(dòng)器，其中的每一個(gè)驅(qū)動(dòng)器都有一個(gè)耦合到所說(shuō)信號(hào)線中的對(duì)應(yīng)的一個(gè)信號(hào)線的輸入端，和一個(gè)耦合到對(duì)應(yīng)的所說(shuō)第一MOSFET的源極的輸出端，其中，在第一四邊形區(qū)形成所說(shuō)存貯器陣列，其中，在靠近所說(shuō)第一四邊形區(qū)的第二四邊形區(qū)形成所說(shuō)子解碼器電路，以及其中，在靠近所說(shuō)第二四邊形區(qū)的第三四邊形區(qū)形成所說(shuō)驅(qū)動(dòng)器。
43.如權(quán)利要求42的半導(dǎo)體存貯器件，其中，所說(shuō)第三MOSFE是型，其中，所說(shuō)選擇電平是低電平，以及其中，所說(shuō)驅(qū)動(dòng)電路是反相器電路。
44.如權(quán)利要求43的半導(dǎo)體存貯器件，其中，選定的子字線的電壓電平高于所說(shuō)數(shù)據(jù)線的高電平電壓。
45.如權(quán)利要求44的半導(dǎo)體存貯器件，進(jìn)一步還包括耦合到所說(shuō)數(shù)據(jù)線的多個(gè)讀出放大器，其中，在靠近所說(shuō)第一和第三四邊形區(qū)的第四四邊形區(qū)形成所說(shuō)讀出放大器。
46.如權(quán)利要求45的半導(dǎo)體存貯器件，其中，所說(shuō)第三MOSFET的柵極寬度小于所說(shuō)第二MOSFET的柵極寬度。
47.一種半導(dǎo)體器件，包括一個(gè)電子電路陣列；一個(gè)定位在所說(shuō)陣列外部的電端口；第一導(dǎo)線，它電連接到所說(shuō)電端口并設(shè)在所說(shuō)陣列上方；第二導(dǎo)線，它設(shè)在所說(shuō)陣列上方，其中所說(shuō)第二導(dǎo)線與所說(shuō)第一導(dǎo)線交叉，交叉點(diǎn)在所說(shuō)陣列內(nèi)；設(shè)在所說(shuō)陣列外部的一個(gè)外圍電路，其中所說(shuō)外圍電路電連接到所說(shuō)第二導(dǎo)線；以及在所說(shuō)交叉點(diǎn)電連接所說(shuō)第一和第二導(dǎo)線的裝置；其中，所說(shuō)外圍電路經(jīng)所說(shuō)第一和第二導(dǎo)線電連接到所說(shuō)電端口。
48.如權(quán)利要求47的器件，進(jìn)一步包括設(shè)在所說(shuō)陣列外部的第三導(dǎo)線，其中所說(shuō)第三導(dǎo)線在所說(shuō)陣列外部的第二交叉點(diǎn)與所說(shuō)第二導(dǎo)線交叉；以及在所說(shuō)第二交叉點(diǎn)電連接所說(shuō)第二和第三導(dǎo)線的裝置，其中，所說(shuō)外圍電路經(jīng)所說(shuō)第三導(dǎo)線電連接到所說(shuō)第二導(dǎo)線。
49.如權(quán)利要求47的器件，其中所說(shuō)第二導(dǎo)線是在一個(gè)單獨(dú)的層內(nèi)從所說(shuō)第一導(dǎo)線形成的。
50.如權(quán)利要求48的器件，其中所說(shuō)第二導(dǎo)線是在一個(gè)單獨(dú)的層內(nèi)從所說(shuō)第三導(dǎo)線形成的。
51.如權(quán)利要求47的器件，其中所說(shuō)陣列是存貯器陣列，所說(shuō)電子電路是存貯單元。
52.如權(quán)利要求47的器件，其中所說(shuō)外圍電路是一讀出放大驅(qū)動(dòng)器。
53.如權(quán)利要求47的器件，其中所說(shuō)用于電連接的裝置包括通孔。
54.如權(quán)利要求47的器件，其中所說(shuō)電端口是一焊接點(diǎn)，所說(shuō)第一和第二導(dǎo)線是電源總線。
55.如權(quán)利要求52的設(shè)備，進(jìn)一步包括設(shè)在所說(shuō)陣列上方的第一信號(hào)總線；設(shè)在所說(shuō)陣列上方的第二信號(hào)總線，其中所說(shuō)第二信號(hào)總線在所說(shuō)陣列中的第二交叉點(diǎn)與所說(shuō)第一信號(hào)總線交叉；以及在所說(shuō)第二交叉點(diǎn)電連接所說(shuō)第一和第二信號(hào)總線的裝置。
56.如權(quán)利要求51的器件，其中每個(gè)所說(shuō)存貯單元包括一個(gè)存貯電路；一個(gè)子字線；以及一個(gè)主字線；其中，所說(shuō)主字線與所說(shuō)子字線安排成一個(gè)分級(jí)結(jié)構(gòu)。
57.如權(quán)利要求56的器件，進(jìn)一步還包括一個(gè)有3個(gè)晶體管的子解碼器電路。
58.如權(quán)利要求57的器件，其中所說(shuō)子解碼電路連接到所說(shuō)外圍電路。
59.一種在陣列型半導(dǎo)體器件上提供電源和信號(hào)的方法，包括向所說(shuō)陣列外部的一個(gè)電源供電；形成連到所說(shuō)電源并且設(shè)置在所說(shuō)陣列上方的第一電源總線；在所說(shuō)陣列上方形成第二電源總線，使得所說(shuō)第二電源總線與所說(shuō)第一電源總線在所說(shuō)陣列內(nèi)的一個(gè)交叉點(diǎn)交叉；把位于所說(shuō)陣列外部的外圍電路電連接到所說(shuō)第二電源總線；以及在所說(shuō)交叉點(diǎn)電連接所說(shuō)第一和第二電源總線。
60.如權(quán)利要求59的方法，進(jìn)一步包括在所說(shuō)陣列外部形成第三電源總線，使所說(shuō)第三電源總線與所說(shuō)第二電源總線在所說(shuō)陣列外部的一個(gè)第二交叉點(diǎn)交叉；把所說(shuō)第三電源總線在所說(shuō)陣列外部電連接到所說(shuō)第二電源總線；以及把所說(shuō)外圍電路經(jīng)所說(shuō)第三電源總線電連接到所說(shuō)第二電源總線。
61.如權(quán)利要求59的方法，其中在第三金屬層中形成所說(shuō)第一電源總線，并在第二金屬層中形成所說(shuō)第二電源總線。
62.如權(quán)利要求59的方法，其中所說(shuō)第一電源總線是在一個(gè)單獨(dú)的層中從所說(shuō)第二電源總線形成的。
63.如權(quán)利要求59的方法，其中所說(shuō)陣列是存貯器陣列。
64.如權(quán)利要求63的方法，其中所說(shuō)外圍電路是讀出放大驅(qū)動(dòng)器。
65.如權(quán)利要求59的方法，其中使用通孔電連接所說(shuō)第一和第二電源總線。
66.如權(quán)利要求59的方法，進(jìn)一步還包括在所說(shuō)陣列上方形成第一信號(hào)總線；在所說(shuō)陣列上方形成第二信號(hào)總線，使得所說(shuō)第二電源總線與所說(shuō)第一信號(hào)總線在所說(shuō)陣列中的一個(gè)第二交叉點(diǎn)交叉；以及在所說(shuō)第二交叉點(diǎn)電連接所說(shuō)第一和第二信號(hào)總線。67.如權(quán)利要求66的方法，其中使用一個(gè)通孔完成所說(shuō)第一和第二信號(hào)總線的所說(shuō)電連接。
全文摘要
一種在使電路尺寸最小的陣列型集成電路上提供網(wǎng)格式電源和信號(hào)總線系統(tǒng)的方法和器件。用于網(wǎng)絡(luò)系統(tǒng)的通孔設(shè)在單元陣列及外圍電路內(nèi)。網(wǎng)格系統(tǒng)的電源和信號(hào)總線沿水平和垂直兩個(gè)方向穿過(guò)陣列。使所有的垂直的總線位于一個(gè)金屬層內(nèi)，所有的水平的總線位于另一個(gè)金屬層內(nèi)。通過(guò)實(shí)現(xiàn)分級(jí)字線結(jié)構(gòu)的改進(jìn)的子解碼電路簡(jiǎn)化了該方法和器件。
文檔編號(hào)G11C7/06GK1152173SQ9611206
公開(kāi)日1997年6月18日 申請(qǐng)日期1996年11月8日 優(yōu)先權(quán)日1995年11月9日
發(fā)明者橘川五郎, 秋葉武定, 大鳥(niǎo)浩, 威廉姆·R·麥克金, 杰弗里·E·克林, 喬伊·H·荷敦 申請(qǐng)人:株式會(huì)社日立制作所, 德州儀器公司