專利名稱：用于成組存取的半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及應用于成組存取的集成電路半導體存儲器。本發(fā)明的背景技術半導體存儲器經常用于需要將成組的信息從一個地址或外部設備傳輸至另一地址或外設去并以此作為臨時存儲地址的系統(tǒng)之中。這些存儲器的任何限制都會影響系統(tǒng)在速度以及效率方面的性能。比如，采用先有技術存儲器系統(tǒng)的信息入出量會在系統(tǒng)外設或其應用裝置在從存儲器中同時存取成組信息的過程中受到限制而大大減少。以具體的應用實施例對先有技術存儲器結構進行討論會有助于理解因存儲器設計上的限制而使系統(tǒng)性能降低的原因。


圖1表示迪爾等人的第4,541,075號美國專利披露的具體的存儲器實施例，其中，存儲器為一半導體或集成電路設備。迪爾采用了一種連接于一個端口并設置成行和列的主存儲器矩陣，其中每一行都有同樣數量的N位寬的字。另外，在該半導體存儲器中還設有一個行緩沖寄存器，它在主存儲器和一個第二輸入/輸出端口之間傳輸多行數據以便以串行或并行的模式對該行緩沖寄存器進行存取。迪爾所述存儲器裝置的一個限制是只能有一個應用裝置可以獨立地使用該第二輸入/輸出端口。另外，該存儲器裝置還不能完成將一個選定的N位寬字從該行緩沖寄存器寫入該主存儲器一行之中去(通常稱為部分寫入或掩碼寫入)的功能。在這種存儲器裝置中，部分寫入可由“存儲器行讀改寫”操作來摸擬，它包括下列步驟將該行數據從主存儲器中傳輸至該行緩沖寄存器，通過該第二輸入/輸出端口修改該行緩沖寄存器數據，并且將該行緩沖寄存器數據傳輸回至主存儲器的該行中。這種“存儲器行讀改寫”操作假定主存儲器中的同行數據在讀出和再寫入之間沒有變化。注意如果在“存儲器行讀改寫”操作中主存儲器行中的部分數據通過第一輸入/輸出端口(連接至主存儲器的端口)被修改，則會發(fā)生數據混亂。這是先有技術的一個常有的缺陷，下面將予以詳述。
以多個獨立應用裝置通過對某一專用行緩沖寄存器的每一應用裝置的專用端口進行存取的一大限制是不能同時由兩個以上的應用裝置對同一主存儲器行進行寫入，其原因在于部分寫入不被支持。圖2表示迪爾等人所教導的該存儲器裝置的擴展部分，它包括一個由第二應用裝置使用但獨立于該第一行緩沖器的第二輸入/輸出端口，用于對第二行緩沖器進行存取。圖3表示主存儲器中的兩個組，其中，組1的終止端和組2的起始端處于主存儲器的相同行中(行2)。試想這樣一種應用情況第一個應用裝置通過第二輸入/輸出端口正在使用第一行緩沖寄存器而且第二應用裝置正在通過第三輸入/輸出端口使用第二行緩沖寄存器，那么這樣應用裝置1對組1進行存取，應用裝置2將對組2進行存取。我們再看一下這一實施例的操作順序應用裝置1將存儲器的第2行讀入第一行緩沖寄存器并通過該第二輸入/輸出端口開始修改第一行緩沖寄存器數據；應用裝置2將同一存儲器行的內容讀入該第二行緩沖寄存器并且通過該第三輸入/輸出端口修改該第二行緩沖寄存器。應用裝置1完成對作為組1的一部分的行緩沖寄存器起始端的修改并將其再寫入該存儲器行中去，應用裝置2完對作為組2的一部分的第二行緩沖寄存器末端的修改并將其再寫入該存儲器行之中去。很明顯，后一操作會將對已由應用裝置1修改過的組1數據進行重寫，因而會引起數據混亂。
為避免出現上述諸如數據混亂等問題，只有以浪費部分存儲器空間或者使數據組尺寸加倍(這往往是不可能的)的方式以限制存儲器的使用作為代價才可行。
另外，多個其端口都與一應用裝置相連接的并行位輸入/輸出端口增加了存儲器裝置外殼的接插件數量，因此增加了存儲裝置的造價。
本發(fā)明所述的半導體存儲器解決了先有技術存儲器中的限制問題，從而獲得了更高的系統(tǒng)的性能。尤如在以“半導體存儲裝置的大容量成組存取應用以及S/N”為題的專利申請文件中所講述的，本發(fā)明可應用于光盤驅動器當中，只要需要有這樣一種價有所值和高性能的多端口存儲器使多個外設或應用裝置可對存儲器作獨立存取。本發(fā)明的目的本發(fā)明包括有一個半導體存儲器，它具有多口存取能力以增加采用該存儲器的系統(tǒng)的效率和入出量。更確切地講，在需要將信息以成組數據形式傳送的情況下，本半導體存儲裝置提供了一種可同時獨立地以多個應用裝置或位于存儲器之外的外設對這種成組信息進行存取的裝置。
本發(fā)明的一個目的是增加半導體存儲器的有效傳輸率。
本發(fā)明的另一目的是通過第一和第二端口提供對隨機存儲器的存取，以提高存儲器的有效傳輸率。
本發(fā)明的再一目的是由多個獨立應用裝置通過第二端口將順序的存儲器存取和通過第一端口進行的隨機存儲器存取分離開來。本發(fā)明的技術方案根據本發(fā)明的半導體存儲器裝置的構成可以改進面向成組應用的系統(tǒng)(諸如存儲子系統(tǒng))的性能。特別是，本發(fā)明包括有一個設置為動態(tài)隨機存取存儲器矩陣的主存儲器，它帶有一個具有數據寄存器文件和一個掩碼寄存器文件的第二存儲器，一個對該數據以及掩碼寄存器文件作隨機存取的第二并行位接口以及在主存儲器矩陣和數據寄存器文件之間進行數據傳輸的電路。對于本領域人士很明顯，在不脫離本發(fā)明的精神實質的情況下，可采用靜態(tài)隨機存取存儲器作為主存儲器。
根據本發(fā)明，主存儲器矩陣一行的數據可以逐列傳送至一數據寄存器文件的寄存器上，其中，每一行的位數都與主存儲器矩陣一行中的位數相同。此外，在該數據寄存器文件的寄存器之內的任何字的組合皆可傳輸至主存儲器矩陣的一行之中，其中，組合字由相應的掩碼寄存器文件的寄存器的內容來選取。
本發(fā)明的一個重要方面是順序存取，它是通過第二接口以及數據寄存器文件完成的。此外，在寄存器文件之內對任何字的隨機存取可以通過第二接口進行。
另外，為了減少對掩碼寄存器文件的存取，發(fā)明了對寄存器文件的同時寫入操作和一種寫入復位操作。在同時寫入操作中，當對一個數據寄存器文件寫入字時，一個預定的格式同時寫入到相應的掩碼寄存器文件的字上。這一格式在用數據寄存器文件的掩碼對主存儲器作傳輸時與所有字位的選取相對應。在寫入復位操作中，一個第二預定的格式寫入到寄存器文件的選取寄存器的所有位上。這一第二格式在用數據寄存器文件的掩碼對主存儲器作傳輸時與所有未選位的格式相對應。
在本發(fā)明另一實施例中，包括有寄存器文件每一寄存器的獨立按序尋址，它在通過第二接口對寄存器文件進行存取的過程中在寄存器文件內提供選取一個字的地址。
本領域一般技術人員通過下面的實施例詳述以及附圖可以更全面的了解和理解本發(fā)明的這些和其它的目的，優(yōu)點，方面，和特點。附圖的簡要說明圖1示出了先有技術多口隨機存取存儲器的方框圖。
圖2是先有技術的多口隨機存取存儲器的增設部分圖。
圖3表示存儲器中的兩個成組數據，其中，存儲器的一行部分地包括在兩個組之中。
圖4是一方框圖，示出了根據本發(fā)明的實施例的存儲器裝置的結構。
圖5是本發(fā)明又一實施例的方框圖，此實施例有一時鐘端口，其中，通過第二端口的操作與時鐘相同步。
圖6是根據本發(fā)明用于第二存儲器的單一端口寄存器文件的另一實施例的方框圖。
圖7是根據本發(fā)明的另一實施例的方框圖，其中，有一個用于寄存器文件的寄存器的按序尋址的地址計數器。
圖8是根據本發(fā)明的另一實施例的方框圖，其中，僅有一個專用于應用的數據寄存器文件，其中的每一成組信息包括至少一個完整的的主存儲器行。
圖9示出了在主存儲器和第二存儲器之間進行傳輸的定時圖。
圖10a示出了第二存儲器的讀寫操作的定時圖。
圖10b示出了第二存儲器的同時寫入操作的定時圖。
圖10c示出了第二存儲器的寫入回復操作的定時圖。
圖11示出了第二存儲器的同步讀寫操作的定時圖。本發(fā)明的最佳實施例通常，諸如隨機存取存儲器(RAM)或只讀存儲器(ROM)之類的存儲器以存儲地址的行和列來組織結構。在成組存取應用時，從存儲器出入的數據組織成序列數據組。在這種應用當中，本發(fā)明通過外部裝置對同組存儲數據進行同時存取而不破壞鄰組數據，從而增加了系統(tǒng)的入出量和效率。圖4示出了本發(fā)明的整體的方框圖。圖4所示的所有邏輯方框都在半導體存儲裝置200中。
存儲裝置200包括一個具有以行和列設置的存儲地址的存儲矩陣202。盡管在不脫離本發(fā)明精神實質的情況下也可用其它尺寸和類型的裝置，但圖4所示的具體實施例中，存儲矩陣202是一個128 K字的DRAM。通過傳送邏輯220與存儲裝置202相連接的是第二存儲器221，它具有成列和行的存儲地址，其中，第二存儲器的每一行寬都與主存儲器的行寬相一致。對存儲矩陣202的存取是通過一個第一接口210-218來進行的，該接口是通過一個第一接口210-218完成的，該接口還用于在存儲矩陣202和第二存儲器221之間傳輸數據。第二接口231-239允許對第二存儲器221進行存取。
第一接口包括有一個地址(MA0-8)端口210，數據輸入/輸出(MD0-7)端口211，一個行地址(RSA)端口212，一個列地址選通(CAS)端口213，一個輸出啟動(G)端口214，一個寫入啟動(W)端口215，一個傳輸操作選擇(XFER)端口216，一個掩碼傳輸( )端口217，以及一個傳輸行地址(XRA0-3)端口218。
存儲裝置200還包括控制邏輯電路209，用以在對主存儲器202進行存取期間產生定時和控制信號，并且響應輸入端210-218而在主存儲器202和第二存儲器221之間進行傳輸。地址端口210(MA0-8)與設在主存儲器裝置200之內的地址邏輯203相連接。地址邏輯203對行解碼邏輯線路207提供行地址信息259，對列解碼邏輯208提供列地址信息258。存儲裝置200還包括一個傳感放大電路204，它具有若干與矩陣202中每一個列相連接的傳感放大器以及與數據輸入/輸出(MD0-7)端口211相連接的數據輸入/輸出電路206。上述結構在許多已知的動態(tài)隨機存取存儲器中是很常見的。
存儲裝置200的第二接口231-239包括一個第二并行位數據輸入/輸出(PD0-7)端口231，第二行地址(PRA0-3)端口238，第二列地址(PCA0-8)端口239。第二接口還包括有一個集成片選擇(PS)端口233，一個第二寫入啟動(PW)端口235，一個第二輸出啟動(PG)端口234，一個功能選擇(PSF)端口236，以及一個復位(PR)端口237。
存儲裝置200進一步包括一個第二存儲器221，它具有一個數據寄存器文件222，掩碼寄存器文件224，以及一個通過數據輸入/輸出端口231控制第二存儲器221存取的控制邏輯電路229。行解碼電路225在第二存儲器221和數據輸入/輸入端口231之進行作傳輸期間選取第二存儲器221的一行。而行解碼電路223在主存儲器202以及第二存儲器221之間進行傳輸期間選取第二存儲器的一行。輸入/輸出電路226與列解碼邏輯228相連接并且雙向地與數據輸入/輸出(PD0-7)端口231相接。
數據寄存器文件222有多個雙端口寄存器行。數據寄存器文件222有兩個獨立的數據輸入/輸出端口。此外，數據寄存器文件222通過設置于數據寄存器文件222內的相應行選擇端口與行解碼邏輯組塊223和225相連接。掩碼寄存器文件224也設置成一個雙端口寄存器文件，它包括有若干雙端口寄存器行并且有其自己的兩個獨立的數據輸入/輸出端口。此外，掩碼寄存器文件224通過其相應的行選擇端口與行解碼邏輯組塊223和225相連接。
地址(MA0-8)端口210與地址邏輯203相連接。地址邏輯203的輸出連接至行解碼電路207和列解碼電路208。行解碼電路裝置207的輸出與主存儲器202的行相連接。主存儲器裝置202的列與傳感放大電路裝置204，傳輸電路220，以及數據輸入/輸出電路206相連接。列解碼電路208的輸出與數據輸入/輸出電路206相連接。數據輸入/輸出電路裝置206與第一數據輸入/輸出端口211相連接。傳輸電路220連接于主存儲器202和第二存儲器221之間。
控制邏輯電路209與第一接口端口的端口212-217相連接。在圖4中，控制邏輯電路209與(在存儲器200之內的)的連接由輸出線251、252、253、254、255、和256予以圖示，輸出線251-256代表內部的連接，這對于本發(fā)明實施例的結構和操作的說明至為必要。
傳輸行地址(XRA0-3)端口218與行解碼電路223相連接。行解碼電路223的輸出與數據寄存器文件222的行選擇端口以及掩碼寄存器文件224的第一行選擇端口相連接。
行地址(PRA0-3)端口238與行解碼電路225相連接。行解碼電路225的輸出與數據寄存器文件222的行選擇端口以及掩碼寄存器文件224的行選擇端口相連接。
數據寄存器文件222的數據輸入/輸出端口與傳輸電路220相連接，數據寄存器文件222的其他輸入/輸出端口與數據輸入/輸出電路226相連接。掩碼寄存器文件224的數據輸入/輸出端口與傳輸電路220相連接，掩碼寄存器文件224的其他輸入/輸出端口與數據輸入/輸出電路226相連接。
列地址(PCA0-7)端口239與列解碼電路228相連接。列解碼電路228的輸出與數據輸入/輸出電路226相連接。數據輸入/輸出電路226與數據輸入/輸出端口231相連接。
控制邏輯電路229與第二接口的端口233-237相連接。圖4中，控制邏輯電路229與在存儲裝置200之內的其它元件的連接由輸出線261、263、和264予以圖示。輸出線261、263、和264代表其內部連接，這對于本發(fā)明實施例的結構與操作的說明至為必要。
本發(fā)明下述操作參見圖4所示的本發(fā)明的具體實施例以及圖9和圖10a-c所示的定時圖表。
當操作選擇(XFER)端口216上的信號在端口212處信號RAS的下降沿未被確認時(邏輯電平高)，半導體存儲器200的工作方式是主存儲器202以及第二存儲器221獨立地操作并且可以分別通過第一和第二接口分別地和獨立地存取。在此工作模式中，主存儲器202與市場上可買到的DRAM相類似，如德克薩斯儀器公司的TMS48C128。
當操作選擇(XFER)端口216上的信號在RAS端口212上的信號的下降沿緣已被確認時(邏輯電平低)，半導體存儲器200以傳輸模式工作，即數據在主存儲器202和第二存儲器221之間傳輸。
圖9示出了傳輸操作的定時圖表。參見圖9，XFER端口216上的低邏輯電平信號在RAS212下降沿啟動傳輸操作。當RAS212被認定時，它確定第一行地址在第一地址(MA0-8)端口210有效，第一地址端口210選取主存儲器202的一行，此外，還確定存儲器第二行地址在傳輸行地址(XRA0-3)端口218上有效，從而選取第二存儲器221的一行。RAS212初始化存儲器操作，它使數據以電容充電形式從存儲矩陣202的一確定行被轉換至矩陣的列中。該行仍然保持有效直到存儲周期結束。傳感放大器感應到該列的存儲充電，迫使該列電壓依據存儲充電狀態(tài)變成相應于邏輯“1”或“0”的電壓。這也引起存儲矩陣202的確定行的電容存儲元件的更新。在傳輸操作中，寫入啟動信號W215確定傳輸方向。當W215未被確定是時，數據將從主存儲矩陣202的已選取行中傳輸至第二存儲器221的已選取行中。當W215已被確定，并且 在W215下降沿被確定時，從數據寄存器文件222的選取行的數據組合將傳輸至主存儲矩陣202的已選取行中，其中，該組合是由相應的掩碼寄存器文件224的內容選取的。當W215被確定而 在W215下降沿未被確定時，來自數據寄存器文件222的選取行數據將傳輸至主存儲矩陣202的選取行而且掩碼寄存器相應行的內容被忽略。
當RAS212在某一地址維持時間之后被確定時，行地址從存儲器地址終端中除去，繼而列地址會施加至存儲器地址線上。當列地址有效時，CAS信號被確定。在存儲矩陣202至第二存儲器的傳輸操作期間，如果存儲器輸出啟動G被確定，則從第一列地址中選取的字將在第一數據輸入/輸出端口211驅動。
第二存儲器221的功能操作由的PS端口233、PG端口234、PW端口235、PSF端口236、以及PR端口237的控制信號所啟動，如表1所示。
當PS端口233上的信號未確定(邏輯電平1)，不選取操作。PRA0-3端口238上的信號選取第二存儲器221的其中一行。PRA3端口上的信號既可選取數據寄存器文件也可選取掩碼寄存器文件，同時PRA0-2端口上的信號選擇已選取的八個寄存器文件行之一。PCA0-7端口239上的信號選擇第二存儲器221已選取的行之一。
圖10a示出了第二存儲器221讀出和寫入操作的定時圖表。當PS端口233上的信號(邏輯電平0)已確定而PW端口235上的信號未確定(邏輯電平1)時，則在后者從PRA0-3238和PCA0-7239的有效地址值得到一個tAA的延遲或從PW端234上的信號而來的tOLZ延遲被確定后(邏輯電平0)，從第二存儲器221來的選取字將在端口231 PD0-7上驅動。
當PG端口233上的信號被確定(邏輯電平0)時，PRA0-3端口238和PCA0-7端口239上的地址信號必須在PW端口235上的信號被確定之前維持最少有效時間tAS，并且在PW端口235上的信號被取消之后繼續(xù)維持最少有效時間tAH，PD0-7端口231的信號將被寫入第二存儲器的已選取字中，PD0-7端口231的信號必須在PW端口235上的信號未確定前的一個tDS期間內有效，并且在PW端口235上的信號取消后在一個tDH期間內維持有效。
圖10b示出了第二存儲器221同時寫入操作的定時圖表。同時寫入操作是在寫入操作中PSF端口236上的信號隨著PRA0-3端口238和PCA0-7端口239上的有效地址信號得到確定時(邏輯電平0)而選取的。在一次同時寫入操作之中，數據寄存器文件和掩碼寄存器文件都會被選取。PRA0-2端口上的信號選擇數據寄存器文件的一行以及相應的掩碼寄存器文件的一行。PCA0-7端口239上的的信號選擇出數據寄存器文件以及掩碼寄存器文件的已選行的一個字，PD0-7端口231上的信號寫入數據存儲器的已選字，一個第一預定的格式寫入掩碼寄存器文件的相應的字之中。該第一預定格式與一個在掩碼從第二存儲器221至主存儲器202進行傳輸期間選擇一個字的所有位的格式相對應。在本說明中，此格式包括所有1的格式。
圖10c示出了第二存儲器221寫入復位操作的定時圖表。該寫入復位操作是在寫入操作過程中PR端口237上的信號隨PRA0-3端口238以及PCA0-7端口239上的有效地址信號的確定(邏輯電平0)而被選擇的。在寫入復位操作中，一個第二預定格式被寫入第二存儲器221的已選取行的所有字中。該第二預定格式與一個在掩碼從第二存儲器221至主存儲器202的傳輸期間對一行的所有字皆不選擇的格式相對應。在本說明中，該格式包括所有0格式。上述存儲器操作由下表作一概括表1 第二接口操作的小結
現參見圖5，時鐘(CLK)端口241加到第二接口并且第二接口的操作(如表1所作小結)與CLK端口上的信號相同步。所有第二接口的地址和控制信號都在CLK正向沿被鎖存。圖11表示圖5中存儲裝置的第二接口同時讀出和寫入的定時范例。
在圖6所示的另一實施例中，數據寄存器文件和掩碼寄存器文件采用一種單獨的端口寄存存儲結構。使用這種單端口寄存器而非雙端口寄存器文件減少了第二存儲器221的尺寸。然而，其缺陷是第二存儲器通過第二接口的存取不能與第二存儲器和主存儲器之間的傳輸同時實現。由于這種同時操作不可能再用單端口寄存器文件結構來進行，因此不能通過去掉圖4和圖5所示XRA0-3端口218以及在主存儲器和第二存儲器之間進行傳輸以便在第二存儲器之中提供傳輸地址的期間采用PRA0-3端口238的方式，來減少該裝置的接插件數。此外，用單端口寄存器文件結構，一個單寄存器文件行解碼電路裝置223與PRA0-3端口238相連接。使用單端口寄存器文件降低了第二存儲器的造價以并減少了存儲器的接插件數目，但失去了同時操作的靈活性。
在圖7所示的另一本發(fā)明實施例中，一個地址計數器裝置340用于提供第二存儲器通過第二端口進行存取的按序列地址，它包括一個與數據寄存器文件每一行相關聯的計數器，通過第二接口而被初始化。與PRA3相聯系在第二接口上的一個附加PRA4端口對數據寄存器文件、掩碼寄存器文件或者地址計數器進行選擇，PRA0-2上的信號對已選寄存器文件八行之一進行選擇，或對地址計數裝置的八個計數器之一作選擇。當選取地址計數裝置時，所選取的計數器通過PD0-7端口231上的信號而被存取。當寄存器文件被選取時，列地址由地址計數裝置340內的相關計數器提供，該計數器在完成一個傳輸周期時而被增加。本方案的實用之處在于減少存儲裝置的接插件，其方式是去除PCA0-7。
圖8所示為根據本發(fā)明特別用于成組存取的另一實施例，其中，所有的數據組都包括有主存儲器的若干完整行。在這一實施例中，掩碼寄存器文件224，以掩碼在數據寄存器文件和主存儲器之間進行的傳輸，以及掩碼( )端口217的傳輸都被去除以減少存儲器裝置的造價。
權利要求
1.一個存儲裝置，其特征在于包括一個主存儲器，它具有一個以行和列設置的存儲單元的矩陣，其每一行用于存儲若干字，相應字的相應位數以列為序排列；一個用于選擇所述主存儲器的行的第一尋址裝置；一個相應于所述主存儲器的列的傳感放大裝置；一個用于選擇相應于一行中預定字的存儲地址的第二尋址裝置；一個在由所述第一和第二尋址裝置所選擇的存儲器地址傳輸出、入數據的第一輸入/輸出裝置；一個具有并行位數據輸入/輸出端口、地址端口、控制端口、以及輸入端口的第一接口，所述數據輸入/輸出端口與主存儲器輸入/輸出裝置相連接；一個具有數據存儲器和相應的掩碼存儲器的第二存儲器，該數據存儲器具有以行和列設置的存儲單元，其中，該數據存儲器一行中的字數目與所述主存儲器一行之中的字數目相等；與所述主存儲器和所述第二存儲器相連接并雙向地將數據字在所述主存儲器以及所述第二存儲器的行之間進行傳輸的傳輸電路裝置；具有并行位數據輸入/輸出端口、地址端口、以及控制端口的第二接口；與該第二接口以及該第二存儲器相連接用于同時將數據字輸出、入該第二存儲器并獨立地存取所述主存儲器的操作電路裝置。
2.根據權利要求1所述的隨機存取存儲器，其中所述的主存儲器是一動態(tài)隨機存取存儲器。
3.根據權利要求1所述的隨機存取存儲器，其中所述的第二接口的所述控制端口還包括一個選擇端口。
4.根據權利要求3所述的隨機存取存儲器，其中所述的操作電路還具有響應施加至所述選擇端口的預定信號，將一第一預定格式寫入所述掩碼存儲器的一選擇行，并同時將數據字從所述第二接口數據端口傳輸給所述數據存儲器的相應行的裝置，其中所述第一預定格式對應于將從所述數據存儲器傳至所述主存儲器的一行中的字的預選位。
5.根據權利要求1所述的隨機存取存儲器，其中所述第二接口的所述控制端口還包括一個復位端口。
6.根據權利要求5所述的隨機存取存儲器，其中所述的操作電路還具有響應一施加至所述復位端口的預定信號將一第二預定格式寫入所述掩碼存儲器的一選取行之中，同時將數據字從所述第二接口數據端口傳輸至所述掩碼存儲器的裝置，其中，所述的第二預定格式代表了對所述數據存儲器至主存儲器一行之中所有位數的傳輸禁止。
7.根據權利要求1所述的隨機存取存儲器，其中所述的第二接口包括一個通過所述與施加至該時鐘端口的時鐘信號相關的第二接口進行同步存儲操作的時鐘端口。
8.根據權利要求1所述的隨機存取存儲器，其中所述的操作電路還包括(a)與所述第二接口和第二存儲器相連接以選擇第二存儲器每一行的第三尋址裝置；(b)與第二接口相連以選擇所述行的一個字的第四尋址裝置；(c)與第二存儲器相連并進一步與第二接口的所述數據輸入/輸入端口相連以存取所述已選字的第二輸入/輸出電路裝置；以及(d)用于產生定時和控制信號并具有與所述第三尋址裝置、所述第四尋址裝置、以及第二輸入/輸入電路裝置相連的輸出端口的邏輯電路裝置。
9.根據權利要求1所述的隨機存取存儲器，其中所述的操作電路還包括(a)若干地址計數器，每一計數器都與所述數據存儲器以及其相應的掩碼存儲器的一個行相關聯，其中每一掩碼存儲器含有所述第二存儲器內的下一個可存取字的地址；(b)用一個啟動地址初始化地址計數器的裝置；(c)連接于所述第二接口和第二存儲器以選擇第二存儲器及其相關聯的計數器的一行的第三尋址裝置；(d)連接于所述已選取的計數器以選擇所述第二存儲器的已選行的一個字的第四尋址裝置；(e)連接于所述第二存儲器并進一步與所述第二接口的輸入/輸出端口相連接以存取所述已選取字的第二輸入/輸出電路裝置；(f)用于產生定時和控制信號并具有連接于所述第三尋址裝置、所述第四尋址裝置、第二輸入/輸出電路裝置、以及地址計數器的輸出端口的邏輯電路裝置。
10.根據權利要求1所述的隨機存取存儲器，其中所述的存儲器單元是構成寄存器文件的寄存器。
11.根據權利要求10所述的隨機存取存儲器，其中所述的寄存器文件是雙端口，每個所述寄存器文件的所述寄存器都具有一個第一輸入/輸出端口和一個第二輸入/輸出端口。
12.根據權利要求10所述的隨機存取存儲器，其中所述的連接到共用的輸入/輸出端口的所述寄存器文件的所述寄存器構成一單端口的寄存器文件。
13.一種存儲裝置，其特征在于包括(a)具有以行和列設置的存儲器單元矩陣的主存儲器，其中，每一行存儲若干字，相應字的相應位按列排列；(b)一個為所述主存儲器選行的第一尋址裝置；(c)一個與所述主存儲器的列相對應的傳感放大器裝置；(d)一個用于選擇與一行中一個預定字相對應的存儲器地址的第二尋址裝置；(e)一個在由第一和第二尋址裝置所選擇的存儲器地址上傳輸出、入數據的第一輸入/輸出裝置；(f)一個具有并行位數據輸入/輸出端口，地址端口，控制端口，以及傳輸端口的第一接口，所述數據輸入/輸出端口與所述主存儲器輸入/輸出裝置相連接；一個用于存儲由所述主存儲器傳輸出、入的數據的第二存儲器，該第二存儲器包括有以行和列設置的存儲單元，該第一和第二存儲器的行具有同樣數量的存儲地址；雙向地將數據字在所述第一存儲器以及所述第二存儲器的行間進行傳輸的傳輸電路裝置；具有并行位數據輸入/輸入端口，地址端口，以及控制端口的第二接口；以及與該第二接口以及該第二存儲器相連接并用于將數據字在主存儲器的存取期間獨立地傳輸出、入該第二存儲器的操作電路裝置。
14.根據權利要求13所述的隨機存取存儲器，其中所述的主存儲器是一動態(tài)隨機存取存儲器。
15.根據權利要求13所述的隨機存取存儲器，其中所述的操作裝置包括(a)與所述第二接口和第二存儲器相連接以選擇所述第二存儲器每一行的第三尋址裝置；(b)與所述第二接口相連以選擇所述行的一個字的第四尋址裝置；(c)與所述第二存儲器相連并進一步與所述第二接口的所述數據輸入/輸入端口相連以存取所述已選字的第二輸入/輸出電路裝置；(d)具有輸出端口的邏輯電路裝置，所述邏輯電路裝置與所述第三、第四尋址裝置相連接，并進一步與所述第二輸入/輸出電路裝置相連接以產生定時和控制信號。
16.根據權利要求13所述的隨機存取存儲器，其中所述的第二存儲器進一步具有一個將傳輸至和傳輸自所述主存儲器的數據進行存儲的數據存儲器，以及一個將相應于該數據存儲器的每一字的寫入掩碼進行存儲的相應的掩碼存儲器。
17.根據權利要求13所述的隨機存取存儲器，其中所述的第二接口的所述控制端口進一步包括一個選擇端口。
18.根據權利要求17所述的隨機存取存儲器，其中所述的操作電路還具有響應施加至所述選擇端口的預定信號將第一預定格式寫入所述掩碼存儲器的一選取行，同時將數據字從所述第二接口數據端口傳輸給所述數據存儲器的相應行之中的裝置，其中所述第一預定格式與將從所述數據存儲器傳至所述主存儲器一行中的字的預選位相對應。
19.一種存儲器裝置，其特征在于包括(a)一個具有行和列以存儲若干N位字的存儲單元矩陣的主存儲器，其中每一行都可由一第一解碼器尋址，每一列都有一傳感放大器，第一字都可由第二解碼器來選擇，所述主存儲器具有將數據傳自和傳至所述已選字的輸入/輸出能力；(b)具有與主存儲器輸入/輸出相連接的并行位數據輸入/輸出端口的第一接口，所述第一接口還具有地址端口，控制端口，和傳輸端口；(c)具有若干行存儲單元的第二存儲器，其中每一行都具有與主存儲器中一行位數相同的位數，所述第二存儲器還進一步包括一個將傳輸自和傳輸至所述主存儲器的數據進行存儲的數據存儲器，以及一個將與該數據存儲器的每一字相應的寫入掩碼予以存儲的相應的掩碼存儲器；(d)與主存儲器以及與所述第二存儲器相連以便將主存儲器一行中的數據移至第二存儲器一行之中，或者將數據存儲器一行中的字組合移至主存儲器一行之中的傳輸電路，其中，該字組合是由掩碼存儲器中相應行的內容選取的；(e)具有并行位數據輸入/輸入端口，地址端口，以及控制端口的第二接口，其中，數據通過所述第二接口的數據端口以獨立于所述第一主存儲器的存取方式而被傳輸自和傳輸至所述第二存儲器。
20.根據權利要求19所述的隨機存取存儲器，其中所述的第二接口包括一選擇端口。
21.根據權利要求20所述的隨機存取存儲器，其中所述的操作電路還具有將一第一預定格式按照一施加在所述選擇端口上的預定信號在將第二接口輸入/輸出端口上的信號傳輸至所述數據存儲器相應字的同時寫入所述掩碼存儲器的一個字中的裝置，其中所述第一預定格式是一寫入掩碼值，它對應于數據存儲器至主存儲器傳輸期間的一個字的所有位。
22.根據權利要求19所述的隨機存取存儲器，其中所述的第二接口包括有一復位端口。
23.根據權利要求22所述的隨機存取存儲器，其中所述的操作電路還包括響應施加在所述復位端口上的預定信號在數據字從所述第二接口數據端口傳輸出所述掩碼存儲器的同時將一第二預定格式寫入所述掩碼存儲器一已選行之中的裝置，其中所述第二預定格式代表禁止將所述數據存儲器的一行的所有位傳輸至主存儲器。
24.根據權利要求19所述的隨機存取存儲器，其中所述的第二接口包括一時鐘端口。
25.根據權利要求24所述的隨機存取存儲器，其中通過第二接口的操作與所述時鐘端口上的信號相同步。
26.一種存儲器裝置，具有一主存儲器，其中，主存儲器具有一個帶有行和列的存儲單元矩陣以存儲若干N位字，其中每一行都可由一第一解碼器尋址，每一列都有一傳感放大器，每一字都可由一第二解碼器選擇，并且所述主存儲器具有將數據傳輸至和傳輸自所述已選字的輸入/輸出能力并且與具有數據、地址、和控制端口的第一接口相連接，所述存儲器裝置還包括一個具有地址、數據、和控制端口的第二存儲器，所述第二存儲器具有一其列數與主存儲器列數數目相同的掩碼寄存器文件，所述存儲器裝置在所述主存儲器和第二存儲器之間進行信息傳輸的方法的特征在于包括下列步驟(a)響應施加在所述第一接口的控制端口的預定信號選擇主寄存器文件的一行以及第二存儲器的一行；(b)將一預定格式存儲至相應于所述第二存儲器的所述已選行的所述掩碼存儲器的一行之中；以及(c)將所述已選主存儲器行的字組合在與所述已選第二存儲器之間傳輸，其中，所述已存入所述已選掩碼存儲器行的預定格式確定了傳輸的字組合。
27.根據權利要求26所述的隨機存取存儲器，其中所述的主存儲器的選行是通過第一接口來進行的。
28.根據權利要求26所述的隨機存取存儲器，其中所述的第二存儲器的選行是通過第二接口進行的。
全文摘要
所公開的一種半導體存儲裝置包括具有行和列矩陣的動態(tài)隨機存取存儲器的主存儲器以及一個第二存儲器，該第二存儲器具有一數據寄存器文件，在主存儲器和第二存儲器之間傳輸數據的傳輸電路，對主存儲器作隨機存取的第一并行位接口，以及對第二存儲器作隨機存取的第二并行位接口。本裝置在保持數據完整性的同時獲得對主存儲器和第二存儲器的同時和獨立的存取。該第二存儲器還包括有一數據寄存器文件和一相應的掩碼寄存器文件，其中，后者可選取第二存儲器一行中的任何字組合以便將該組合傳輸至主存儲器。
文檔編號G11C7/10GK1150860SQ9619034
公開日1997年5月28日 申請日期1996年4月11日 優(yōu)先權日1995年4月13日
發(fā)明者夏邁克·尼麻西 申請人:塞瑞斯邏輯公司