專利名稱：減小塊寫入功率的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器裝置的功率減小。本發(fā)明尤其涉及具有塊寫入周期的存儲(chǔ)器裝置的功率減小。
減小存儲(chǔ)器裝置的功耗一直是很重要的。在大容量存儲(chǔ)器芯片中，由于有效功率的減小能夠?qū)崿F(xiàn)器件的塑料封裝，工作電流很小，結(jié)溫度很低，所以對于實(shí)現(xiàn)低成本、高可靠性的芯片是極其重要的。已采用了若干種技術(shù)來減小例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)這樣的存儲(chǔ)器芯片的有效功率消耗。一種普通的技術(shù)是利用若干個(gè)存儲(chǔ)器陣列而不是單個(gè)存儲(chǔ)器塊來實(shí)現(xiàn)DRAM。就是說，利用具有共享的讀出放大器、輸入/輸出(I/O)和列解碼器的多分割數(shù)據(jù)線來實(shí)現(xiàn)DRAM。通過減少與每一數(shù)據(jù)線連接的存儲(chǔ)單元的數(shù)目、由此減小每根線的開關(guān)電容來將功耗減至最小。還采用了其它的有效功率減小技術(shù)，這些技術(shù)包括例如將外部電源電壓從5伏減至3.3V、利用半VDD數(shù)據(jù)線預(yù)充電和提供減小內(nèi)部電源電壓VDD在芯片上的降壓變換。
可以在大多數(shù)DRAM結(jié)構(gòu)中使用這些技術(shù)中的一種來將器件所消耗的有效功率減至最小。但是，近來的DRAM結(jié)構(gòu)使將功耗減至最小的嘗試復(fù)雜化。為了改善圖形應(yīng)用的性能，近來的DRAM結(jié)構(gòu)已包括了如在1987年5月19日授權(quán)給Pinkham等人的美國專利4,667,313中所描述的執(zhí)行多列塊寫入功能的特點(diǎn)。目前的圖形系統(tǒng)通常包含基于DRAM或視頻RAM的幀緩沖存儲(chǔ)器系統(tǒng)。對于視頻顯示器的每一象素，幀緩沖存儲(chǔ)器存儲(chǔ)了與給定彩色相關(guān)的數(shù)據(jù)模式。在圖形應(yīng)用中，經(jīng)常要把例如表示紅色的單個(gè)數(shù)據(jù)模式寫入許多相鄰的存儲(chǔ)單元(即顯示器上的一些相鄰象素)。視頻RAM通常利用塊寫入功能完成這種寫人。在每一DRAM或視頻DRAM器件內(nèi)部的彩色寄存器保持待寫入多個(gè)相鄰象素的彩色數(shù)據(jù)模式。在塊寫入周期內(nèi)，彩色寄存器的內(nèi)容被送至寫數(shù)據(jù)通路，并被作為對存儲(chǔ)器進(jìn)行寫入的數(shù)據(jù)源。通過置換普通列解碼功能(這種功能通常恰好選擇一個(gè)列地址進(jìn)行寫入)來選擇若干個(gè)相鄰列地址用于塊寫入操作。功能方面類似于本地I/O線、代表彩色寄存器的內(nèi)容的一對I/O線被接至多位線讀出放大器，并由此被接至給定行的多個(gè)列地址。這樣一來就把彩色寄存器的內(nèi)容寫入所有選定的列地址單元?，F(xiàn)在已有能夠執(zhí)行8列塊寫入的視頻RAM和同步圖形RAM器件，因此，為便于討論，在本說明書中將描述8列塊寫入器件。
雖然塊寫入具有明顯的性能優(yōu)點(diǎn)(有寫操作帶寬的8倍)，但器件的電流在塊寫入周期內(nèi)顯著增大。在把彩色寄存器的內(nèi)容寫入全部8列地址的情況下，與普通單列寫操作相比，必需對8倍的位線讀出放大器進(jìn)行重寫并必需對8倍位線的電容進(jìn)行充電或放電。這一電流與充電和放電高容性I/O線所需的電流相加。在許多情況下，塊寫入會(huì)成為圖形或視頻DRAM器件的唯一的最大電流的操作模式。
較大電流電平的后果是必需加大芯片上相關(guān)的信號和電源線來處理額外的電流。其結(jié)果是，管芯尺寸越大，則管芯成本越高。還有，較大的電流值與芯片較大的功耗相關(guān)連。隨著功耗增大，芯片的結(jié)溫度就上升。這會(huì)造成芯片上晶體管遷移率的減小，降低電路性能。為了補(bǔ)償損失的性能，必需設(shè)計(jì)電路使其運(yùn)作得更快。但是，這通常與更高的功耗相關(guān)聯(lián)，更高的功耗進(jìn)一步升高結(jié)溫度，并部分地減弱了為更高的性能而設(shè)計(jì)的努力。
另一種存儲(chǔ)器的開發(fā)進(jìn)一步加重限制功率耗散的問題--同步存儲(chǔ)器的使用。高性能同步圖形DRAM具有極短的周期時(shí)間。功率的考慮目前限制了它們在塊寫入周期上的實(shí)際應(yīng)用。這些同步存儲(chǔ)器通常采用無條件預(yù)充電的脈沖寫路徑，在每一個(gè)寫周期或塊寫入周期無條件地預(yù)充電高度容性的差分?jǐn)?shù)據(jù)線，用自定時(shí)的脈沖沿?cái)?shù)據(jù)路徑傳送信號來迅速產(chǎn)生差分信號。在1991年1月15日授權(quán)給Proebsting的美國專利4,985,643可找到脈沖寫路徑的一個(gè)例子。
但是，使用這些技術(shù)實(shí)現(xiàn)的存儲(chǔ)器所消耗的平均功率例如比靜態(tài)數(shù)據(jù)路徑實(shí)現(xiàn)的大。與靜態(tài)數(shù)據(jù)路徑存儲(chǔ)器相比，當(dāng)輸入數(shù)據(jù)不是每周期發(fā)生變化時(shí)(例如，在塊寫入中)，脈沖I/O方案明顯消耗更多的功率。
因此，需要一種減小由塊寫入操作模式造成的有效功率的消耗的方法。還需要提供一種可在同步存儲(chǔ)器系統(tǒng)或其它存儲(chǔ)器系統(tǒng)中使用的方法，在這些存儲(chǔ)器系統(tǒng)中，在每次寫操作之前，首先預(yù)充電高度容性的數(shù)據(jù)線，然后對這些數(shù)據(jù)線進(jìn)行均衡。
根據(jù)本發(fā)明，視頻存儲(chǔ)器裝置具有正常寫模式和塊寫入模式，包括一個(gè)驅(qū)動(dòng)全局輸入/輸出(I/O)線的全局寫驅(qū)動(dòng)器和若干個(gè)本地寫驅(qū)動(dòng)器，各驅(qū)動(dòng)通過一列解碼選通門與若干個(gè)存儲(chǔ)單元的位線連接的本地I/O線。一控制電路與全局寫驅(qū)動(dòng)器和本地寫驅(qū)動(dòng)器連接，適合于產(chǎn)生塊寫入控制信號和正常寫入控制信號。塊寫入控制信號使全局I/O線在塊寫入周期內(nèi)凍結(jié)，由此在塊寫入期間節(jié)省功率。
一旦一個(gè)(或一些)塊寫入周期結(jié)束，就產(chǎn)生釋放全局I/O線、允許正常操作的復(fù)位信號。結(jié)果是能夠以減小的功耗進(jìn)行塊寫入，即使在使用同步存儲(chǔ)器或采用脈沖I/O線的其它存儲(chǔ)器的場合也如此。
還提供了其它的省電特點(diǎn)。在一個(gè)實(shí)施例中，本地I/O寫驅(qū)動(dòng)器設(shè)有不同構(gòu)造的驅(qū)動(dòng)晶體管，以便在塊寫入周期內(nèi)提供額外的驅(qū)動(dòng)來把數(shù)據(jù)寫入例如8個(gè)不同的存儲(chǔ)單元。在正常寫入周期內(nèi)，由于僅一個(gè)存儲(chǔ)單元需寫入，所以減小驅(qū)動(dòng)。這樣就節(jié)省了功率，并保證了僅在需要時(shí)才使用較大的驅(qū)動(dòng)。
本發(fā)明的實(shí)施例還在塊寫入期間將本地I/O線保持在一組不同的位置(表示在塊寫入開始時(shí)彩色寄存器的數(shù)據(jù))。這樣就不需要連續(xù)地循環(huán)本地I/O線，由此減小了塊寫入周期內(nèi)消耗的功率。
在另一實(shí)施例中，用本地I/O選擇信號來選擇本地寫入驅(qū)動(dòng)器。在塊寫入周期內(nèi)，可以通過接收本地I/O選擇信號來使本地I/O線不被凍結(jié)。這就使本發(fā)明的特點(diǎn)可在具有每字節(jié)寫和每位寫控制的塊寫入裝置中得到應(yīng)用。
為了更充分地理解本發(fā)明的特性和優(yōu)點(diǎn)，應(yīng)當(dāng)閱讀以下與附圖一道給出的描述。


圖1是表示具有塊寫入功能的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置的普通寫數(shù)據(jù)路徑的方框圖；圖2是表示本發(fā)明一實(shí)施例的寫數(shù)據(jù)路徑的前端的方框圖；圖3是表示在圖2的前端中使用的數(shù)據(jù)輸入電路的方框圖；圖4是表示在圖2的前端中使用的全局寫驅(qū)動(dòng)器電路的方框圖；圖5是表示在圖2的前端中使用的本地寫驅(qū)動(dòng)器電路的方框圖；圖6是表示在圖2的前端中使用的本地I/O均衡電路的方框圖；圖7是表示在圖2的前端中使用的數(shù)據(jù)選通電路的方框圖8是表示在圖2的前端中使用的塊寫入控制電路的方框圖；圖9是反映按照第一實(shí)施例進(jìn)行操作時(shí)在圖2的前端中使用的各種信號的定時(shí)的時(shí)序圖；圖10是反映按照第二實(shí)施例進(jìn)行操作時(shí)在圖2的前端中使用的各種信號的定時(shí)的時(shí)序圖。
首先參看圖1描述一般視頻DRAM的操作，該圖示出一般視頻DRAM寫數(shù)據(jù)路徑的前端10和后端20。寫數(shù)據(jù)路徑的前端10包括數(shù)據(jù)源(例如彩色寄存器14或來自數(shù)據(jù)輸入線的數(shù)據(jù))、緩沖器和多路復(fù)用器電路12、全局寫驅(qū)動(dòng)器16和本地寫驅(qū)動(dòng)器18。本領(lǐng)域的普通技術(shù)人員將懂得一般的存儲(chǔ)器裝置例如將包括用于該儲(chǔ)器每一存儲(chǔ)體的全局寫驅(qū)動(dòng)器16和若干個(gè)本地寫驅(qū)動(dòng)器18，一個(gè)本地寫驅(qū)動(dòng)器用于存儲(chǔ)體內(nèi)的每一個(gè)存儲(chǔ)器陣列。
寫數(shù)據(jù)路徑的后端20包括位線讀出放大器24、相關(guān)的位線(位和位#)和通過字線(行解碼)選通門Q7、Q8與這些位線連接的各個(gè)存儲(chǔ)單元26a、26b。本領(lǐng)域的普通技術(shù)人員懂得對于具有一個(gè)以上I/O的存儲(chǔ)器裝置，每一I/O將包括如本文所述的單獨(dú)的寫數(shù)據(jù)路徑。
在寫操作期間，施加給本地I/O線(LIO，LIO#)的差分電壓重寫位線讀出放大器，并在新數(shù)據(jù)具有與老數(shù)據(jù)相反的極性時(shí)使位線顛倒它們的干線電壓VDD和VSS。新的位線電壓通過字線選通門Q7傳送至合適的存儲(chǔ)單元。
待存儲(chǔ)在存儲(chǔ)器陣列內(nèi)的數(shù)據(jù)通常借助DRAM裝置的“數(shù)據(jù)輸入”引線腳Data In輸入給該裝置。“數(shù)據(jù)輸入”信號輸入給數(shù)據(jù)輸入緩沖器12，該數(shù)據(jù)輸入緩沖器12放大該信號并在其輸出端產(chǎn)生干線至干線的差分信號或單端干線電壓。數(shù)據(jù)輸入緩沖器12的輸出輸入給全局寫驅(qū)動(dòng)器16。當(dāng)寫允許未被確認(rèn)時(shí)，沒有差分信號傳送給全局寫驅(qū)動(dòng)器16的輸出端，輸出信號GIO、GIO#保持被均衡狀態(tài)，消耗少量功率或不消耗功率。當(dāng)寫允許得到確認(rèn)時(shí)，全局寫驅(qū)動(dòng)器16就放大其輸入端的信號，并在GIO和GIO#上產(chǎn)生干線至干線的差分電壓。邏輯存儲(chǔ)器陣列由多個(gè)物理子陣列組成，每一物理子陣列有自己的本地I/O寫驅(qū)動(dòng)器電路18和本地I/O線LIO、LIO#。通過把邏輯陣列分成多個(gè)物理子陣列，每一物理子陣列有自己的本地I/O線，則每一本地I/O線上的容性負(fù)載可被減小。這樣做不僅減小了在本地I/O線上獲得合適的差分信號所需的時(shí)間(由此減小了寫入時(shí)間)，而且顯著地減小了把本地I/O線從一個(gè)干線電壓切換至另一個(gè)干線電壓所需的電流。就是說，對于給定的操作頻率和干線至干線電壓擺幅，把容性節(jié)點(diǎn)從一個(gè)指定的電壓切換至另一個(gè)指定的電壓所需的電流消耗將正比于該節(jié)點(diǎn)的電容。
仍參看圖1，現(xiàn)在將描述塊寫入實(shí)現(xiàn)的基本特點(diǎn)。塊寫入的最普通的實(shí)現(xiàn)支持被稱為透明模式的繪圖模式。在這一實(shí)現(xiàn)中，對于塊內(nèi)的全部列存儲(chǔ)單元，被寫入存儲(chǔ)器的數(shù)據(jù)都是相同的?？梢圆捎酶郊拥难诒坞娐穪韺?shí)現(xiàn)把彩色寄存器14的內(nèi)容寫入8列存儲(chǔ)單元的任一子集。因此，對于在塊寫入周期內(nèi)選定的8個(gè)列的每一個(gè)，邏輯確定彩色寄存器14的內(nèi)容是否寫入，或者確定是否不對該列進(jìn)行寫入。因?yàn)閷τ趬K內(nèi)的全部8個(gè)列，寫數(shù)據(jù)源(彩色寄存器14)都是相同的，所以為了重寫相關(guān)的位線讀出放大器24，一對本地I/O線就能夠與全部8個(gè)列對接。這就將芯片面積減至最小。同樣重要的是，由于只有一對高容性I/O線需要充電或放電，所以一對I/O線也將電流消耗減至最小。否則，全局和本地I/O線的充電和放電會(huì)是地塊寫入操作期間，電流的一個(gè)最大的分量，等于或超過8個(gè)位線讀出放大器24和相關(guān)位線所消耗的電流。
更強(qiáng)有力但更昂貴的塊寫入方式是用兩個(gè)單獨(dú)的彩色寄存器14作為數(shù)據(jù)源。就相關(guān)的圖形應(yīng)用而論，這就為在圖形顯示器上繪制象素提供了前景和背景顏色。這對于圖形應(yīng)用中所謂的不透明繪圖模式是很有用的，并且一般來說允許比透明繪圖模式快的繪圖。因?yàn)槊恳涣锌杀粌蓚€(gè)單獨(dú)的數(shù)據(jù)源進(jìn)行寫入，所以需要兩倍的I/O線，提高了芯片成本。更重要的是，由于必需充電和放電兩倍的高容性I/O線，所以電流吸進(jìn)也顯著增大。
因此，實(shí)現(xiàn)高性能寫操作一般來說需要對寫數(shù)據(jù)路徑內(nèi)的高容性I/O線的網(wǎng)絡(luò)進(jìn)行快速充電和放電。這種快速充電和放導(dǎo)致大電流，由此導(dǎo)致高功耗。由于8倍的單元26、位線和位線讀出放大器24需要進(jìn)行切換，所以塊寫入操作引出了電流吸進(jìn)問題。塊寫入期間吸進(jìn)的總電流的主要分量是切換寫數(shù)據(jù)路徑內(nèi)的全局和本地I/O線所需的電流。雖然塊寫入的透明實(shí)現(xiàn)所吸進(jìn)的總電流仍比普通(單地址)寫操作吸進(jìn)的總電流大得多，但對于塊內(nèi)8個(gè)列的每一個(gè)列只需要一組I/O線，因此最適合于將電流減至最小。塊寫入的不透明實(shí)現(xiàn)基本上加倍了I/O線網(wǎng)絡(luò)的充電和放電所吸進(jìn)的那部分電流。
已有的具有塊寫入模式的DRAM利用每一個(gè)塊寫入來切換寫數(shù)據(jù)路徑的前端10和后端20。于是消耗了大量功率。根據(jù)本發(fā)明，通過在塊寫入期間凍結(jié)前端10而顯著地減少了所消耗的功率總量。
示范性電路線路圖現(xiàn)在參看圖2，該圖示出表示本發(fā)明一實(shí)施例的寫數(shù)據(jù)路徑的前端100的方框圖。該前端100與以上參看圖1描述的若干個(gè)后端20在一起使用。為了討論起見，將描述該前端100在同步存儲(chǔ)器裝置中的應(yīng)用。尤其是將用8兆位的同步圖形DRAM(SGRAM)結(jié)構(gòu)來說明本發(fā)明的特點(diǎn)。利用兩個(gè)單獨(dú)可尋址的存儲(chǔ)體在邏輯上把SGRAM組織成128K字×每字32位。每一存儲(chǔ)體內(nèi)的128K字被排列在包含512行和256列的邏輯矩陣內(nèi)。8地址×每地址32位的塊寫入功能將被作為一示范性塊寫入。為了簡化討論，將僅描述32位中的一位，(因此將僅描述一條寫數(shù)據(jù)路徑)。可向每條寫數(shù)據(jù)路徑提供I/O寫控制信號，當(dāng)該I/O寫控制信號被否認(rèn)時(shí)，它就與在其它I/O上同時(shí)出現(xiàn)的寫操作無關(guān)地屏蔽或不屏蔽寫操作。在本發(fā)明的第一實(shí)施例中，為了簡化討論，將提及這種I/O控制信號并假定其在全部周期內(nèi)都被確認(rèn)。在第二實(shí)施例中，將說明當(dāng)I/O控制信號在一系列塊寫入操作期間被交替地否認(rèn)和確認(rèn)時(shí)本發(fā)明是如何來實(shí)現(xiàn)的。
本領(lǐng)域的普通技術(shù)人員在閱讀了本說明書之后將認(rèn)識(shí)到可在具有塊寫入模式的各種存儲(chǔ)器結(jié)構(gòu)中實(shí)現(xiàn)本發(fā)明的特點(diǎn)。雖然將對同步存儲(chǔ)器進(jìn)行描述，但同樣可以在使用高容性預(yù)充電寫信號線(在異步DRAM中也有這種高容性預(yù)充寫信號線)的其它存儲(chǔ)器裝置中實(shí)現(xiàn)本發(fā)明的特點(diǎn)。
與圖1的前端和其它已有的寫數(shù)據(jù)路徑的前端不同，按照本發(fā)明實(shí)現(xiàn)的前端100通過在塊寫入周期的第一個(gè)塊寫入之后取消連續(xù)地向全局I/O線提供脈沖的需要而消除了多個(gè)連續(xù)的塊寫入周期所需的額外功耗。代之以全局I/O線保持在穩(wěn)定的均衡狀態(tài)，本地I/O線在第一個(gè)塊寫入周期的末尾和在隨后的塊寫入(即NOP)周期內(nèi)保持與它們的干線電壓分離。一旦最后的塊寫入周期結(jié)束，前端100就返回如以上結(jié)合圖1所描述的正常操作。
前端100包括用來接收和緩沖控制信號的控制鎖存器和命令解碼邏輯102、104。下文將做進(jìn)一步討論的這些控制信號包括本領(lǐng)域的普通技術(shù)人員所熟知的、都被用來存取DRAM單元的行和列選通以及寫允許信號。地址選擇邏輯106接收輸入地址來選擇某一本地寫驅(qū)動(dòng)器120供使用。例如，地址信息能夠指定存儲(chǔ)器內(nèi)具體陣列和該陣列內(nèi)的行地址。來自地址選擇邏輯106的信息還用來控制本地I/O均衡電路122對全局和本地I/O線進(jìn)行均衡。就是說，利用來自地址選擇邏輯的允許信號選擇特定的本地I/O均衡電路供使用。
數(shù)據(jù)輸入電路110用來傳送來自輸入數(shù)據(jù)引線腳的輸入數(shù)據(jù)，它還可用來傳送來自一個(gè)或多個(gè)彩色寄存器112和屏蔽寄存器114的輸入數(shù)據(jù)。為各數(shù)據(jù)引線腳(在本示范性實(shí)施例中有8根引線)設(shè)置各自的數(shù)據(jù)輸入電路。每一數(shù)據(jù)輸入電路110向受數(shù)據(jù)選通電路116的輸出控制的相應(yīng)的全局寫驅(qū)動(dòng)器電路118提供數(shù)據(jù)。如以下將更詳細(xì)描述的那樣，塊寫入電路108與這些部件協(xié)同操作來控制塊寫入。為了簡化本發(fā)明的前端100的整體結(jié)構(gòu)的描述，不利用圖2最高級的方框圖來給出詳細(xì)的信號描述?，F(xiàn)在將通過更詳細(xì)地描述圖2中的每一個(gè)方框來給出具有信號描述的具體實(shí)施例。然后將通過參看具體的操作實(shí)例來描述前端100的操作。
數(shù)據(jù)輸入電路110(圖3)從輸入引線腳dind接收數(shù)據(jù)。該數(shù)據(jù)輸入電路例如可以是接收8個(gè)數(shù)據(jù)輸入之一的8個(gè)電路之一。利用時(shí)鐘信號clkt4把輸入引線腳dind上的數(shù)據(jù)(及其補(bǔ)碼dind#)作為輸入信號din進(jìn)行鎖存。若干個(gè)“或非”門142、144、146、148和152接收輸入信號din、來自彩色寄存器112和屏蔽寄存器114的輸入和每位寫信號wpb。在數(shù)據(jù)輸入電路110中設(shè)置了兩對數(shù)據(jù)路徑。第一路徑用于輸入引線(dind)的屏蔽數(shù)據(jù)。該路徑輸出數(shù)據(jù)信號q及其補(bǔ)碼(q#)。第二路徑用于彩色寄存器112的屏蔽數(shù)據(jù)，以“或非”門148輸出塊寫人數(shù)據(jù)信號bwq，從“或非”門146輸出塊寫人數(shù)據(jù)信號bwq的補(bǔ)碼bwq#。
控制信號的切換與該數(shù)據(jù)出現(xiàn)在數(shù)據(jù)輸入電路110的輸出線上基本上同時(shí)。具體來說，在clkt4為低電平時(shí)，各I/O的控制信號(在此是與時(shí)鐘信號clkt4相關(guān)的控制信號)為低電平。這些信號(它們包括本領(lǐng)域普通技術(shù)人員熟知的、示于圖2的cs4、ras4、cas4、we4和dsf信號)提供給命令解碼器邏輯104，表示例如是正常寫還是塊寫入在進(jìn)行。例如，在一特定實(shí)施例中，控制信號的一種組合(ras4＝0、cas4＝1、we4＝1、dsf4＝0和cs4＝1)表示正處于正常寫周期，而控制信號的第二種組合(ras4＝0、cas4＝1、we4＝1、dsf4＝1和cs4＝1)表示塊寫入周期。命令解碼器邏輯104根據(jù)控制信號輸入的組合的不同產(chǎn)生正常寫周期信號(nwatv4)或塊寫入周期信號(bwatv4)。
將被延遲正常寫周期(nwatv6)和塊寫入周期(bwatv6)信號輸入給數(shù)據(jù)選通電路116(圖7)。數(shù)據(jù)選通電路根據(jù)從命令解碼器邏輯104接收的是塊寫入還是正常寫驅(qū)動(dòng)信號(bwatv6或nwatv6)而產(chǎn)生塊寫入選通信號(bw_dinstb)或正常數(shù)據(jù)選通信號(dinstb)。數(shù)據(jù)選通電路116還接收寫允許(we4)輸入和I/O允許信號(dqm4)，它們都被用來啟動(dòng)數(shù)據(jù)選通電路。為了解釋起見，除非另有說明，假定每一周期都對dqm4信號進(jìn)行確認(rèn)(低電平)。最后，從塊寫入電路108(圖8)輸入塊寫入復(fù)位信號(bwrst)。各I/O具有其自己的塊寫入復(fù)位信號(bwrst)。為了討論起見，示出僅一個(gè)塊寫入復(fù)位信號的產(chǎn)生；但是，本領(lǐng)域的普通技術(shù)人員能夠增加合適的電路來產(chǎn)生所需的其它的塊寫入復(fù)位信號。如下文所詳述的那樣，在不是塊寫入或NOP周期的第一個(gè)后續(xù)周期內(nèi)將產(chǎn)生塊寫入復(fù)位信號。由數(shù)據(jù)選通電路116輸出的選通信號輸入給全局寫驅(qū)動(dòng)器電路118。
全局寫驅(qū)動(dòng)器電路118(圖4)接收由數(shù)據(jù)輸入電路110輸出的兩組數(shù)據(jù)信號(即信號q、q#、bwq、bwq#)。每位全局寫信號(wpb_gio)也傳送給全局寫驅(qū)動(dòng)器電路。該每位全局寫信號(wpb_gio)是由每位全局寫信號(wpb)和每位寫屏蔽寄存器產(chǎn)生的。如果wpb是低電平，enable#信號就是低電平，全局寫驅(qū)動(dòng)器被允許執(zhí)行寫操作。如果wpb是高電平，則I/O屏蔽寄存器的內(nèi)容就被傳送給enable#信號。如果屏蔽寄存器包含邏輯0(wpb是高電平)，則enable#就是高電平，把q、q#、bwq和bwq#全下拉為低電平來禁止全局寫驅(qū)動(dòng)器。如果屏蔽寄存器包含邏輯1(wpb是高電平)，則enable#就是低電平，全局寫驅(qū)動(dòng)器電路被允許執(zhí)行寫操作。為描述本發(fā)明起見，假定enable#信號總是為低電平。
電路118包括兩組輸入信號和它們的補(bǔ)信號的平行信號路徑。每當(dāng)時(shí)鐘信號clkt4為高電平時(shí)就重新評價(jià)被緩沖的輸入信號q和q#。時(shí)鐘信號clkt4是利用外部時(shí)鐘信號的正沿產(chǎn)生的自定時(shí)正脈沖。一旦clkt4脈沖結(jié)束，SR觸發(fā)器134的R和S輸入端就變?yōu)榈碗娖?，保持din的狀態(tài)直到下一個(gè)clkt4正脈沖為止。由于在任何寫入或塊寫入操作之前很好地裝入了彩色寄存器、屏蔽寄存器和wpb信號的內(nèi)容并在整個(gè)寫入或塊寫入操作期間內(nèi)保持它們的狀態(tài)，所以被緩沖信號bwq和bwq#一般一說是靜態(tài)信號。信號q和q#在整個(gè)dinstb脈沖為高電平期間內(nèi)應(yīng)是有效和穩(wěn)定的。同樣地，bwq和bwq#在整個(gè)bw_dinstb脈沖為高電平期間也應(yīng)當(dāng)是有效和穩(wěn)定的。
在任一寫周期的開頭和末尾，全局I/O線GIO、GIO#被均衡并被充電至VDD。在正常寫期間，dinstb上的正脈沖輸入給全局寫驅(qū)動(dòng)器電路118并與信號q/q#(與門166和190)進(jìn)行“與”運(yùn)算，在GIO或GIO#上產(chǎn)生負(fù)脈沖。例如，如果q＝1和q#＝0，則邏輯1將被寫入，并因此將GIO#選通為低電平。同樣地，在塊寫入期間，在bw_dinstb上的正脈沖輸入給全局寫驅(qū)動(dòng)器電路118并與信號bwq/bwq#(與門160和184)進(jìn)行“與”運(yùn)算，在GIO或GIO#上產(chǎn)生負(fù)脈沖。例如，如果bwq＝0和bwq#＝1，則邏輯0將被寫入，并因此將GIO選通為低電平。
本領(lǐng)域的普通技術(shù)人員將懂得雖然用于實(shí)現(xiàn)此功能的具體的邏輯門是可變的但仍能獲得相同的結(jié)果。因此本發(fā)明在這一方面將不受限制。
全局寫驅(qū)動(dòng)器電路118的輸出被若干個(gè)本地寫驅(qū)動(dòng)器電路120之一(圖5)接收。包括陣列選擇信號(array_sel和array_sel#)、陣列寫允許信號(array_we)、列地址定時(shí)控制信號(column_off)、鎖存塊寫入控制信號(bwatv8)以及塊寫入復(fù)位控制信號(bwrst)在內(nèi)的控制信號也都在本地寫驅(qū)動(dòng)器電路120中被接收，以便控制對被選本地I/O線LIO、LIO#的確認(rèn)。列地址定時(shí)控制信號、塊寫入控制信號和塊寫入復(fù)位信號都在與門220和或門222內(nèi)被組合，產(chǎn)生每一I/O的本地復(fù)位信號(rstio)。例如，當(dāng)全部輸入都是低電平時(shí)，rstio信號被強(qiáng)制成為低電平，這樣就防止了SR觸發(fā)器224和242被復(fù)位。如果GIO被選通為低電平，信號gio_eq就被鎖存為邏輯0。如果GIO#被選通為低電平，信號gio_eq#就被鎖存為邏輯0。陣列選擇和允許信號確定是否在本地I/O線之一上產(chǎn)生脈沖。
設(shè)置了本地I/O均衡電路122(圖6)以使本地I/O線均衡。該電路從地址選擇邏輯106接收陣列寫允許信號(array_we)，將該信號與由本地寫驅(qū)動(dòng)器電路120(圖5)輸入的gio_eq和gio_eq#信號一道用來控制對本地I/O線LIO、LIO#的均衡。
正常寫周期期間的操作現(xiàn)在描述在正常寫周期(即對存儲(chǔ)器的非塊寫入)期間，本發(fā)明的前端100的操作。在第一個(gè)時(shí)鐘周期內(nèi)，本地陣列地址和在該本地陣列內(nèi)的行地址被通過輸入信號引線腳提供給地址選擇邏輯106。該地址信號與恰當(dāng)?shù)亩〞r(shí)和控制信號組合來產(chǎn)生陣列控制信號array_sel。該陣列控制信號輸入給本地寫驅(qū)動(dòng)器電路120，以便選擇進(jìn)行讀或?qū)懖僮鞯谋镜仃嚵?。具體來說，這種選擇通過把本地I/O線LIO、LIO#從接近1/2VDD的被均衡狀態(tài)改變?yōu)閂DD的被均衡狀態(tài)來使它們做好執(zhí)行讀或?qū)懖僮鞯臏?zhǔn)備。參看圖5來對此進(jìn)行說明，該圖表示本地寫驅(qū)動(dòng)器電路120的一具體實(shí)施例。信號array_sel被確認(rèn)為高電平，使互補(bǔ)信號array_sel#成為低電平。一旦array_sel變?yōu)楦唠娖?，gio和gio#就都是高電平，SR觸發(fā)器224和242的q輸出端都是低電平。這就把“與”門228和236的輸出端保持為低電平，NMOS晶體管Q68和Q76保持截止，使“或門”226和234的輸出端變?yōu)榈碗娖?，使PMOS晶體管Q66和Q74導(dǎo)通，將LIO和LIO#拉至VDD。這一操作是與同步DRAM和SGRAM的“存儲(chǔ)體”Bank和“行”Row驅(qū)動(dòng)一致的。
在后續(xù)的時(shí)鐘周期內(nèi)，數(shù)據(jù)輸入電路110在緩沖的時(shí)鐘脈沖clkt4的正沿時(shí)刻緩沖并鎖存DATA端(圖2)上的數(shù)據(jù)。與此同時(shí)，控制信號cs#＝0、ras#＝1、cas#＝0、we#＝0、dsf＝0以及字節(jié)允許信號dqm在控制鎖存電路102中被緩沖和被鎖存。然后正常寫數(shù)據(jù)輸出(q和q#)被切換。如果圖3和dind處的信號在clkt4時(shí)鐘脈沖期間是低電平，則q就切換至邏輯0而q#切換至邏輯1。如果dind處的信號在clkt4時(shí)鐘脈沖期間是高電平，則q就切換至邏輯1而q#切換至邏輯0。與此同時(shí)，被鎖存的控制信號cs4、ras4、cas4、we4、dsf4以及dqm4被切換。如前所述，信號dqm4是低電平有效的I/O寫控制信號。為了討論起見，假定該信號在每一周期期間(即I/O被啟動(dòng))被確認(rèn)為低電平。每當(dāng)clkt4是低電平時(shí)，控制信號cs4、ras4、cas4、we4以及ds4就都是低電平。因此，cs4、ras4、cas4、we4以及ds4都是利用clkt進(jìn)行了延遲的高電平有效脈沖信號。與此同時(shí)，列地址被地址選擇邏輯106鎖存。
稍后，命令解碼邏輯104接收ras4＝0、cas4＝1、we4＝1、dsf4＝0以及cs4＝1作為輸入控制信號。這一組合表示正常寫周期正在進(jìn)行中。將在正常寫信號nwatv6上所產(chǎn)生的正脈沖提供給數(shù)據(jù)選通電路116(圖7)。該信號在該數(shù)據(jù)選通電路116內(nèi)與寫允許信號we4和字節(jié)允許信號dqm4進(jìn)行“與”運(yùn)算(在門256、264內(nèi))。由于I/O允許信號dqm4與nwatv6和we4上的正脈沖同時(shí)被確認(rèn)(低電平)，所以自定時(shí)正脈沖出現(xiàn)在正常寫數(shù)據(jù)選通輸出信號(dinstb)線上。與此同時(shí)，地址選擇邏輯106產(chǎn)生用來尋址特定陣列的信號。
信號線dinstb上的脈沖輸入給圖4的全局寫驅(qū)動(dòng)器電路118，并與信號q和q#一道輸入給“與”門166、190，在GIO或GIO#上產(chǎn)生自定時(shí)負(fù)脈沖。如果q＝1和q#＝0，GIO#就被選通為低電平。
GIO或GIO#上的負(fù)選通脈沖使圖5的本地寫驅(qū)動(dòng)器電路內(nèi)的兩個(gè)SR觸發(fā)器224、242之一置位。這兩個(gè)觸發(fā)器具有被反相的輸出gio_eq和gio_eq#。列地址定時(shí)控制信號(column_off、被鎖存的塊寫入控制信號(bwatv8)和塊寫入復(fù)位控制信號(bwrst)都是低電平，迫使本地I/O復(fù)位信號(rstio)變成低電平，并防止了SR觸發(fā)器224、242被復(fù)位。如果GIO#被選通為低電平，gio_eq就被鎖存至邏輯0。如果GIO被選通為低電平，gio_eq#就被鎖存至邏輯0。
信號gio_eq和gio_eq#輸入給在本地I/O均衡電路122(圖6)內(nèi)的“與非”門243。于是“與非”門243的輸出為高電平，與陣列寫允許信號array_we一道輸入給“與非”門244，并被確認(rèn)(高電平)。這就使節(jié)點(diǎn)ioeq變?yōu)榈碗娖健⒐?jié)點(diǎn)ioeq#變?yōu)楦唠娖?，使NMOS器件Q82和PMOS器件Q84截止，釋放LIO和LIO#的被均衡狀態(tài)。LIO和LIO#從它們的被均衡狀態(tài)被釋放之后，LIO或LIO#就可變成低電平，而另一個(gè)則保持處于VDD。
與此同時(shí)，本地寫驅(qū)動(dòng)器電路120(圖5)內(nèi)的邏輯門判斷，為了寫入數(shù)據(jù)何時(shí)應(yīng)使本地I/O線(LIO或LIO#)變成低電平。為討論起見，假定要寫入邏輯O。就是說，假定GIO已被加以脈沖變成了低電平，置位了RS觸發(fā)器224，使其q輸出端成為邏輯1而其q#輸出端(gio_eq)成為邏輯0。由于在GIO#上沒有出現(xiàn)過負(fù)脈沖，所以SR觸發(fā)器242的q輸出端保持邏輯0而q#保持邏輯1。還假定陣列選擇信號array_sel為邏輯1。陣列寫允許信號array_we變成高電平，使“與”門228的輸出變成高電平，使“或”門226的輸出變成高電平。這樣就使NMOS器件Q68導(dǎo)通，使PMOS器件Q66截止(在一特定實(shí)施例中，Q66和Q68都是50微米的晶體管)。塊寫入允許信號bwatv8是低電平，使塊寫入驅(qū)動(dòng)器PMOS晶體管Q70和塊寫入驅(qū)動(dòng)器NMOS晶體管Q72截止(它們可分別是100微米和138微米器件)。因?yàn)?，只有?jié)點(diǎn)LIO被NMOS晶體管變?yōu)榈碗娖健Ｓ捎赟R觸發(fā)器242的q輸出端保持低電平，所以“與”門236的輸出和“或”門234的輸出都是低電平，使PMOS器件Q74持續(xù)導(dǎo)通，使NMOS器件Q76持續(xù)截止。因?yàn)閎watv8是低電平，所以“與非”門238的輸出是高電平，使塊寫入PMOS驅(qū)動(dòng)器晶體管Q78持續(xù)截止?！芭c”門240的輸出是低電平，使塊寫入NMOS驅(qū)動(dòng)器晶體管Q80持續(xù)截止。因此，只有LIO#利用PMOS器件Q74而保持高電平。與此同時(shí)，在列選擇信號線上產(chǎn)生正脈沖并將其傳送給列選擇選通門(圖1)的柵極。
LIO的負(fù)脈沖通過列解碼選通門Q1-Q4耦合至位線讀出放大器24的交叉耦合節(jié)點(diǎn)。恰好與一列地址相關(guān)的列選通門被驅(qū)動(dòng)(導(dǎo)通)。LIO上的脈沖是以將一個(gè)位線讀出放大器的被鎖存節(jié)點(diǎn)翻轉(zhuǎn)至它們的相反狀態(tài)。就是說，將本地I/O線驅(qū)動(dòng)能力減小至驅(qū)動(dòng)一個(gè)列。在一特定實(shí)施例中，當(dāng)只需要驅(qū)動(dòng)一個(gè)列時(shí)，使用一個(gè)50微米的晶體管。單個(gè)列在正常寫模式期間被驅(qū)動(dòng)。如將說明的，本發(fā)明的實(shí)施例在需要時(shí)提供更大的驅(qū)動(dòng)能力(即用于塊寫入)。
一旦列選擇信號的脈沖的后沿出現(xiàn)，地址選擇邏輯106就產(chǎn)生column_off正脈沖。信號column_off輸入給本地寫驅(qū)動(dòng)器電路120(圖5)。由于塊寫入信號bwatv8是低電平，所以column_off脈沖使“與”門220的輸出變成高電平，使“或”門251的輸出變成低電平，這樣就使LIO復(fù)位信號rstio變成高電平，使gio_eq回復(fù)高電平。這使“與”門228的輸出返回低電平，使NMOS器件Q68截止，“或”門226的輸出變成低電平，使PMOS器件Q66導(dǎo)通。PMOS器件Q66于是開始使LIO返回至VDD。信號gio在column_off脈沖之前或期間返回高電平。與此同時(shí)，返回高電平的gio_eq使在本地I/O均衡電路122(圖6)內(nèi)的“與非”門243的輸出變?yōu)榈碗娖?，而“與非”門244的輸出變?yōu)楦唠娖健＿@就將節(jié)點(diǎn)ioeq上拉為高電平，將ioeq#下拉為低電平，使本地I/O線LIO、LIO#并聯(lián)成為被均衡狀態(tài)。
這就完成了GIO和GIO#的正常寫操作，LIO、LIO#復(fù)位為均衡高電平狀態(tài)。如果要啟動(dòng)后續(xù)的正常寫操作，就重復(fù)在以上各步驟中描述的操作。
在第一個(gè)塊寫入周期期間的操作現(xiàn)在描述本發(fā)明的前端100在塊寫入模式下的操作。首先描述第一個(gè)塊寫入周期。塊寫入周期的討論假定已完成了陣列和行選擇操作。
在第一個(gè)塊寫入周期的開頭，彩色寄存器112的數(shù)據(jù)傳送至圖3所示的數(shù)據(jù)輸入電路110的bwq、bwq#輸出端。如果彩色寄存器112包含邏輯0，則bwq就是邏輯0而bwq#是邏輯1。如果彩色寄存器112包含邏輯1，則bwq就是邏輯1而bwq#是邏輯0。與此同時(shí)，控制信號cs#＝0、ras#＝1、cas#＝0、we#＝0、dsf＝1以及字節(jié)允許信號dqm都被通過clkt4進(jìn)行緩沖和鎖存，使控制信號cs4、ras4、cas4、we4、dsf4和dqm4進(jìn)行切換。再有，信號dqm4也是低電平有效的I/O控制信號，為討論起見，除非特別指出，假定確認(rèn)為低電平。每當(dāng)clkt4是低電平，控制信號cs4、ras4、cas4、we4和ds4就都是低電平。因此，cs4、ras4、cas4、we4和ds4都是利用clkt4進(jìn)行了延遲的高電平有效脈沖信號。與此同時(shí)，列地址數(shù)據(jù)被地址選擇邏輯106鎖存。
稍后，命令解碼邏輯104接收ras4＝0、cas4＝1、we4＝1、dsf4＝1以及cs4＝1作為輸入延遲控制信號。這一組合表示塊寫入周期在進(jìn)行中。命令解碼邏輯104產(chǎn)生塊寫入驅(qū)動(dòng)信號(bwatv6)的正脈沖。信號bwatv6在數(shù)據(jù)選通電路116(圖7)中與寫允許信號we4和字節(jié)允許信號dqm4進(jìn)行“與”運(yùn)算。由于dqm4與bwatv6和we4上的正脈沖同時(shí)被確認(rèn)(低電平)，所以自定時(shí)正脈沖出現(xiàn)在塊寫入數(shù)據(jù)選通輸出信號bw_dinstb線上。bw_dinstb的正脈沖被反饋給復(fù)位禁止RS觸發(fā)器252的置位輸入端。該觸發(fā)器的置位禁止了bw_dinstb信號的再出現(xiàn)，直到因接收塊寫入復(fù)位信號(bwrst)而使復(fù)位禁止鎖存器復(fù)位為止。信號bwrst將在不是塊寫入或NOP周期的第一個(gè)后續(xù)周期內(nèi)產(chǎn)生。
參看圖8，塊寫入驅(qū)動(dòng)信號bwatv6的正選通脈沖還使鎖存信號bwatv8被確認(rèn)為高電平。信號bwatv8保持高電平，直到發(fā)出不是塊寫入或NOP周期的命令為止。與此同時(shí)，地址選擇邏輯106產(chǎn)生用來解碼待寫入的列地址的選擇信號。自列解碼器多達(dá)8個(gè)的輸出(列選擇信號)傳送給在被選本地陣列內(nèi)的合適的列解碼選通門。
bw_dinstb的脈沖輸入給全局寫驅(qū)動(dòng)器電路118(圖4)，并在“與”門160、184內(nèi)與bwq和bwq#進(jìn)行“與”運(yùn)算，在GIO或GIO#上產(chǎn)生自定時(shí)負(fù)脈沖。如果bwq＝0而bwq#＝1，GIO就被選通為低電平。如果bwq＝1而bwq#＝0，GIO#就被選通為低電平。GIO或GIO#的負(fù)選通脈沖輸入給圖5的本地寫驅(qū)動(dòng)器120，置位具有被反相的輸出gio_eq和gio_eq#的兩個(gè)SR觸發(fā)器224、242之一。與此同時(shí)，列地址定時(shí)控制信號column_off是低電平，被鎖存塊寫入控制信號bwqtv8是高電平，而塊寫入復(fù)位控制信號bwrst是低電平。因此，“與”門220的輸出是低電平，使LIO復(fù)位信號rstio保持低電平，并防止了SR觸發(fā)器224和242被復(fù)位。如果GIO被選通為低電平，gio_eq就被鎖存至邏輯0。如果GLO#被選通為低電平，gio_eq#就被鎖存至邏輯0。
信號gio_eq和gio_eq#輸入給在本地I/O均衡電路122(圖6)內(nèi)的“與非”門243?！芭c非”門243的輸出于是是高電平，與陣列寫允許信號array_we進(jìn)行“與非”運(yùn)算，并被確認(rèn)(高電平)。這就使節(jié)點(diǎn)ioeq變?yōu)榈碗娖?、?jié)點(diǎn)ioeq#變?yōu)楦唠娖剑筃MOS器件Q82和PMOS器件84截止，釋放LIO和LIO#的被均衡狀態(tài)。LIO和LIO#從它們的被均衡狀態(tài)釋放之后，LIO或LIO#就可變成低電平，而另一個(gè)則保持處于VDD。與此同時(shí)，本地寫驅(qū)動(dòng)器電路120內(nèi)的邏輯門判斷，為了寫入數(shù)據(jù)何時(shí)應(yīng)使LIO或LIO#變成低電平。為討論起見，假定要寫入邏輯0。就是說，GIO已被加以脈沖變成了低電平，置位了RS觸發(fā)器224(圖5)，使其q輸出端成為邏輯1而其q#輸出端(gio_eq)成為邏輯0。由于在GIO#上沒有出現(xiàn)過負(fù)脈沖，所以SR觸發(fā)器242的q輸出端保持邏輯0而q#輸出端保持邏輯1。還假定陣列選擇信號array_sel為邏輯1。陣列寫允許信號array_we變成高電平，使“與”門228的輸出變成高電平，使“或”門226的輸出變成高電平。這樣就使NMOS器件Q68導(dǎo)通，使PMOS器件Q66截止(它們都可以是50微米的晶體管)。由于gio_eq是低電平，所以“與非”門230的輸出是高電平，因此塊寫入驅(qū)動(dòng)器PMOS晶體管Q70截止(它可以是100微米的晶體管)。相反地，由于塊寫入控制信號bwatv8是高電平，所以“與”門232的輸出是高電平，使塊寫入驅(qū)動(dòng)器NMOS晶體管Q72導(dǎo)通(它可以是138微米的器件)。因此，通過兩個(gè)NMOS晶體管Q66和Q72使節(jié)點(diǎn)LIO變成低電平。需要這一額外驅(qū)動(dòng)來寫入被塊寫入選定的附加列。由于SR觸發(fā)器242的q輸出保持低電平，所以“與”門236的輸出是低電平，“或”門234的輸出是低電平，使PMOS器件Q74持續(xù)導(dǎo)通，而NMOS器件Q76持續(xù)截止。因?yàn)閴K寫入控制信號bwatv8是高電平并且gio_eq#也是高電平，所以“與非”門238的輸出是低電平，使塊寫入PMOS驅(qū)動(dòng)器晶體管Q78導(dǎo)通。需要這一額外驅(qū)動(dòng)來寫入被塊寫入選定的附加列。與此同時(shí)，在列選擇信號線上產(chǎn)生正脈沖前將其傳送給列解碼選通門的柵極。這樣一來，本發(fā)明的實(shí)施例就為單列寫入提供相當(dāng)?shù)偷尿?qū)動(dòng)信號，而為多列寫入提供相當(dāng)高的驅(qū)動(dòng)信號，節(jié)省了平均功率。
LIO的負(fù)脈沖通過列選擇選通門耦合至位線讀出放大器的交叉耦合讀出節(jié)點(diǎn)。與多達(dá)8列地址相關(guān)的列選通門被驅(qū)動(dòng)(導(dǎo)通)。塊寫入驅(qū)動(dòng)器晶體管(Q70、Q72、Q78和Q80)附加的驅(qū)動(dòng)強(qiáng)度提供了充足驅(qū)動(dòng)和持續(xù)時(shí)間的脈沖，使多達(dá)8個(gè)被選位線讀出放大器的鎖存節(jié)點(diǎn)翻轉(zhuǎn)至它們相反的狀態(tài)。就是說，采用本發(fā)明的特點(diǎn)的存儲(chǔ)器僅在需要時(shí)(即當(dāng)塊寫入正在進(jìn)行時(shí))才提供更大的驅(qū)動(dòng)能力。
在被鎖存塊寫入允許信號bwatv8是高電平期間(即在塊寫入周期期間)，在列選擇脈沖的后沿的出現(xiàn)時(shí)會(huì)防止column_off出現(xiàn)。參看本地寫驅(qū)動(dòng)器電路120(圖5)，被鎖存塊寫入允許信號bwatv8是高電平，但塊寫入復(fù)位信號bwrst是低電平，所以LIO復(fù)位信號rstio不會(huì)變成高電平，SR觸發(fā)器224和242不被復(fù)位。NMOS器件Q68和Q72保持導(dǎo)通狀態(tài)，PMOS器件Q74和Q78也保持導(dǎo)通狀態(tài)，所以LIO和LIO#保持它們的差分狀態(tài)。
這就結(jié)束了若干個(gè)塊寫入周期的第一個(gè)周期。在出現(xiàn)不同于塊寫入或NOP周期的周期之前，禁止了塊寫入數(shù)據(jù)選通信號bw_dinstb的出現(xiàn)。這意味著在后續(xù)塊寫入周期正在進(jìn)行期間，在全局寫數(shù)據(jù)線GIO、GIO#上不會(huì)出現(xiàn)負(fù)脈沖。GIO和GIO#實(shí)際上已被凍結(jié)。還有，本地I/O線LIO和LIO#已被設(shè)定為相應(yīng)于彩色寄存器112的內(nèi)容的差分信號狀態(tài)。LIO和LIO#將保持這一差分狀態(tài)，直到出現(xiàn)不同于塊寫入或NOP周期的周期為止。LIO和LIO#實(shí)際上已被凍結(jié)。此外，已使用了額外的驅(qū)動(dòng)能力來執(zhí)行塊寫入。
在后續(xù)塊寫入周期期間的操作現(xiàn)在描述前端100在一后續(xù)塊寫入周期內(nèi)的操作。首先參看圖3，在隨后的塊寫入周期的開頭，彩色寄存器112的數(shù)據(jù)仍然被耦合至數(shù)據(jù)輸入電路110的bwq、bwq#輸出端。如果彩色寄存器112包含邏輯0，bwq就是低電平而bwq#是高電平。如果彩色寄存器112包含邏輯1，bwq就是高電平而bwq#是低電平。控制信號cs#＝0、ras#＝1、cas#＝0、we#＝0、dsf＝1和I/O允許信號dqm通過clkt4被緩沖和鎖存，使控制信號cs4、ras4、we4、dsf4和dqm4進(jìn)行切換。每當(dāng)clkt4是低電平，控制信號cs4、ras4、we4和ds4就是低電平。因此，cs4、ras4、cas4、we4和ds4都是利用clkt4進(jìn)行了延遲的高電平有效脈沖信號。與此同時(shí)，列地址被地址選擇邏輯106鎖存。
稍后，命令解碼邏輯電路104接收ras4＝0、cas4＝1、we4＝1、dsf4＝1和cs4＝1作為輸入延遲控制信號。這一組合表示塊寫入周期在進(jìn)行中。在塊寫入驅(qū)動(dòng)信號bwatv6與產(chǎn)生正脈沖。參看數(shù)據(jù)選通電路116(圖7)，因?yàn)閺?fù)位禁止觸發(fā)器252已在第一個(gè)塊寫入周期內(nèi)被置位，所以不會(huì)在dinstb或bw_dinstb出現(xiàn)驅(qū)動(dòng)脈沖，(假定dqm4＝0，表示所討論的I/O仍處于被啟動(dòng)狀態(tài))。由于在dinstb或bw_dinstb上沒有脈沖出現(xiàn)，所以沒有脈沖出現(xiàn)在GIO或GIO#上。還有，控制信號cs#、cas#、we#、dsf#和ras#的這一組合使塊寫入電路108(圖8)內(nèi)的rst信號保持被否認(rèn)狀態(tài)(低電平)。因此，塊寫入電路108內(nèi)的bwatv8的狀態(tài)保持高電平。
因?yàn)闆]有脈沖出現(xiàn)在GIO或GIO#上，并因?yàn)橐呀沽藢IO、LIO#線的復(fù)位，所以如以上對第一個(gè)塊寫入周期所描述的那樣，LIO和LIO#保持它們的差分狀態(tài)。所以，如以前的設(shè)計(jì)一樣，不消耗額外功率。
LIO、LIO#上的差分信號通過列解碼選通門耦合至多達(dá)8個(gè)被選位線讀出放大器的交叉耦合讀出節(jié)點(diǎn)。因?yàn)楸镜貙戲?qū)動(dòng)器電路120內(nèi)的塊寫入驅(qū)動(dòng)器晶體管Q72和Q68保持導(dǎo)通，所以LIO、LIO#上的差分信號的信號強(qiáng)度足以把多達(dá)8個(gè)位線讀出放大器的鎖存節(jié)點(diǎn)翻轉(zhuǎn)至它們相反的狀態(tài)。就是說，為每一附加塊寫入周期提供了更大的驅(qū)動(dòng)能力(與正常寫周期相比)。
這就完成了若干個(gè)塊寫入周期的第二個(gè)周期。隨后的不被另一周期(例如正常周期)中斷的所有后續(xù)塊寫入周期都將是相同的。
在第一個(gè)后續(xù)周期期間的操作現(xiàn)在描述電路100在不是塊寫入周期或NOP的第一個(gè)后續(xù)周期內(nèi)的操作。在不是塊寫入或NOP的第一個(gè)周期的開頭(為討論起見，可以假定該第一個(gè)周期是正常寫周期)，數(shù)據(jù)輸入電路110(圖3)利用被緩沖時(shí)鐘脈沖clkt4的正沿對dind和dind#端的數(shù)據(jù)進(jìn)行緩沖和鎖存，使數(shù)據(jù)輸入電路110的正常寫數(shù)據(jù)輸出(q和q#)進(jìn)行切換。如果dind的信號在clkt4時(shí)鐘脈沖期間是低電平，q就切換至邏輯0，而q#切換至邏輯1。如果dind的信號在clkt4時(shí)鐘脈沖期間是高電平，q就切換至邏輯0，而q#切換至邏輯1。如果dind的信號在clkt4時(shí)鐘脈沖期間是高電平，q就切換至邏輯1，而q#切換至邏輯0。與此同時(shí)，控制信號cs#＝0、ras#＝1、cas#＝0、we#＝0、dsf＝0以及I/O允許信號dqm被控制鎖存器102利用clkt4進(jìn)行緩沖和鎖存。每當(dāng)clkt4是低電平，控制信號cs4、ras4、cas4、we4和ds4都是低電平。因此cs4、ras4、cas4、we4和ds4都是利用clkt4進(jìn)行了延遲的高電平有效脈沖信號。與此同時(shí)，未被鎖存的控制信號cs#＝0、ras#＝1、ras#＝0、we#＝0、dsf＝0以及dqm被耦合至在塊寫入電路108內(nèi)的邏輯門。這種組合表示當(dāng)前周期不是塊寫入或NOP周期。控制信號的這種組合還使塊寫入電路108內(nèi)的主復(fù)位信號(rst)變成高電平。在一特定實(shí)施例中，信號rst利用圖8所示包括“與非”門270-274和“與”門276的組合邏輯來產(chǎn)生。一旦clkt4上出現(xiàn)時(shí)鐘脈沖，D觸發(fā)器282就進(jìn)行切換，使I/O專門塊寫入復(fù)位信號bwrst變成高電平。這一自定時(shí)脈沖將被鎖存塊寫入控制信號bwatv8復(fù)位回到邏輯0，使在本地寫驅(qū)動(dòng)器電路120內(nèi)的塊寫入驅(qū)動(dòng)器晶體管Q72截止(圖5)。約在這一時(shí)刻，列地址被地址選擇邏輯106鎖存。
稍后，命令解碼邏輯104接收已在控制鎖存器102內(nèi)被鎖存的控制信號ras4＝0、cas4＝1、we4＝1、dsf4＝0以及cs4＝1。這一組合表示正常寫周期正在進(jìn)行中。在正常寫信號nwatv6上產(chǎn)生正脈沖。與此同時(shí)，塊寫入復(fù)位信號bwrst＝1使數(shù)據(jù)選通電路116(圖7)內(nèi)的“或”門250的輸出變成高電平，使復(fù)位禁止SR觸發(fā)器252復(fù)位。這就取消了對塊寫入數(shù)據(jù)選通信號(bw_dinstb)的產(chǎn)生的禁止條件，凍結(jié)了將在下一個(gè)塊寫入周期被確認(rèn)的bw_dinstb。與此同時(shí)，正常寫信號nwatv6與寫允許信號we4和“或非”門262的輸出進(jìn)行“與”運(yùn)算。因?yàn)閴K寫入信號bwatv6不被確認(rèn)，所以塊寫入數(shù)據(jù)選通信號bw_dinstb保持低電平。由于I/O允許信號dqm4與nwatv6和we4的正脈沖同時(shí)被確認(rèn)(低電平)，所以自定時(shí)正脈沖出現(xiàn)在正常寫數(shù)據(jù)選通輸出信號dinstb線上。
與此同時(shí)，bwrst＝1輸入給本地寫驅(qū)動(dòng)器電路120(圖5)，使“或”門222的輸出變成高電平。這樣就復(fù)位了SR觸發(fā)器224，使其q#輸出端(gio_eq)返回高電平，其q輸出端返回低電平。這樣就使“與”門228的輸出變成低電平，使NMOS下拉晶體管Q68截止?！盎颉遍T226的輸出被強(qiáng)制為低電平，使PMOS上拉晶體管Q66導(dǎo)通，將節(jié)點(diǎn)LIO拉至VDD。變成高電平的gio_eq還使本地I/O均衡電路122(圖6)內(nèi)的“與非”門243的輸出變成低電平，然后使均衡信號ioeq變成高電平，使其補(bǔ)信號ioeq#變成低電平。這樣就啟動(dòng)了并聯(lián)晶體管Q82和Q84，使LIO和LIO#變成被均衡狀態(tài)。此時(shí)，地址選擇邏輯106產(chǎn)生用來解碼將要被寫入的列地址的選擇信號。列解碼器的一個(gè)輸出(列選擇信號)被耦合至本地陣列內(nèi)的合適的列解碼選通門。
正常寫數(shù)據(jù)選通信號dinstb的脈沖輸入給全局寫驅(qū)動(dòng)器電路118(圖4)，并與信號q和q#進(jìn)行“與”運(yùn)算，在GIO或GIO#上產(chǎn)生自定時(shí)負(fù)脈沖。如果q＝0和q#＝1，GIO就被選通為低電平。如果q＝1和q#＝0，GIO#就被選通為低電平。到此時(shí)，bwrst的正脈沖已結(jié)束，bwrst已返回低電平。
GIO或GIO#上的負(fù)選通脈沖置位本地寫驅(qū)動(dòng)器電路120(圖5)內(nèi)的兩個(gè)SR觸發(fā)器224和242中的一個(gè)。這兩個(gè)觸發(fā)器具有反相的輸出gio_eq和gio_eq#。列地址定時(shí)控制信號(column_off)、被鎖存塊寫入控制信號(bwatv8)以及塊寫入復(fù)位控制信號(bwrst)都是低電平，使本地I/O復(fù)位信號(rstio)變成低電平，防止了SR觸發(fā)器224和242被復(fù)位。如果GIO被選通為低電平，gio_eq就被鎖存至邏輯0。如果GIO#被選通為低電平，gio_eq#就被鎖存至邏輯0。
信號gio_eq和gio_eq#輸入給在本地I/O均衡電路122(圖6)內(nèi)的“與非”門243。該“與非”門243的輸出就是高電平，與陣列寫允許信號(array_en)進(jìn)行“與非”運(yùn)算，并被確認(rèn)(高電平)。這就使節(jié)點(diǎn)ioeq變成低電平而ioeq#變成高電平，使NMOS器件Q82和PMOS器件Q84截止，將LIO和LIO#從它們的被均衡狀態(tài)釋放出來。通過將LIO和LIO#從它們的被均衡狀態(tài)釋放出來，就可使LIO或LIO#變成低電平而另一個(gè)保持VDD。與此同時(shí)，本地寫驅(qū)動(dòng)器電路120(圖5)內(nèi)的邏輯門確定，為了寫入數(shù)據(jù)何時(shí)應(yīng)使LIO或LIO#變成低電平。為討論起見，假定要寫入的是邏輯0。就是說，GIO已變成低電平，置位了RS觸發(fā)器224，使其q輸出端變成邏輯1而其q#輸出端(gio_eq)變成邏輯0。由于在GIO#上沒有負(fù)脈沖出現(xiàn)，所以SR觸發(fā)器242的q輸出端保持邏輯0而q#輸出端保持邏輯1。還假定陣列選擇信號array_sel是邏輯1。陣列寫允許信號array_we變成高電平，使“與”門228的輸出和“或”門226的輸出都變成高電平。這就使NMOS器件Q68導(dǎo)通而PMOS器件Q66截止。塊寫入允許信號bwatv8是低電平，使塊寫入驅(qū)動(dòng)器PMOS晶體管Q70和塊寫入驅(qū)動(dòng)器NMOS晶體管Q72持續(xù)截止。于是通過NMOS晶體管Q68(例如50微米器件)只將節(jié)點(diǎn)LIO變成低電平。由于SR觸發(fā)器242的q輸出保持低電平，所以“與”門236的輸出和“或”門234的輸出都是低電平，使PMOS器件Q74持續(xù)導(dǎo)通，而使NMOS器件Q76持續(xù)截止。因?yàn)閴K寫入允許信號bwatv8是低電平，“與非”門238的輸出是高電平，而使塊寫入PMOS驅(qū)動(dòng)器晶體管Q78持續(xù)截止?！芭c”門240的輸出是低電平，使塊寫入NMOS驅(qū)動(dòng)器晶體管Q80持續(xù)截止。于是通過PMOS器件Q74只使LIO#保持高電平。與此同時(shí)，產(chǎn)生了列選擇信號的正脈沖并將其傳送給列解碼選通門的柵極。這樣就把驅(qū)動(dòng)能力從在塊寫入周期期間提供的額外驅(qū)動(dòng)能力的水平上進(jìn)行了減小。
如本領(lǐng)域普通技術(shù)人員所知道的，LIO上的負(fù)脈沖通過列解碼選通門耦合至位線讀出放大器的交叉耦合讀出節(jié)點(diǎn)。恰好與一列地址相關(guān)的列選通門被啟動(dòng)(導(dǎo)通)。LIO上的脈沖足以使一個(gè)位線讀出放大器的被鎖存節(jié)點(diǎn)翻轉(zhuǎn)至它們相反的狀態(tài)。
由于塊寫入驅(qū)動(dòng)信號bwatv8不被確認(rèn)(即處于邏輯0)，所以一旦列選擇信號線上的脈沖的后沿出現(xiàn)，地址選擇邏輯106就產(chǎn)生column_off的正脈沖。信號column_off輸入給本地寫驅(qū)動(dòng)器電路120(圖5)。由于塊寫入驅(qū)動(dòng)信號bwatv8是低電平，所以column_off的脈沖使“與”門220的輸出變成高電平，這一高電平使LIO復(fù)位信號rstio變成高電平，使SR觸發(fā)器224復(fù)位并使gio_eq回復(fù)高電平。這就使“與”門228的輸出返回低電平，使NMOS器件Q68截止，“或”門226的輸出變成低電平，使PMOS器件Q66導(dǎo)通。PMOS器件Q66于是開始使LIO回復(fù)到VDD。與此同時(shí)，變成高電平的gio_eq使在本地I/O均衡電路122內(nèi)的“與非”門243的輸出變成低電平，而“與非”門244的輸出變成高電平。這就將節(jié)點(diǎn)ioeq上拉至高電平并將ioeq#下拉至低電平，將本地I/O線LIO、LIO#并聯(lián)成被均衡狀態(tài)。
這樣就完成了緊跟在多個(gè)塊寫入或NOP周期之后的正常寫周期的操作。全局和本地I/O線GIO/GIO#、LIO/LIO#再次被復(fù)位為被均衡的高電平狀態(tài)。控制邏輯和寫數(shù)據(jù)路徑的狀態(tài)與當(dāng)正常寫周期開始時(shí)就在上述第一個(gè)正常寫周期之前的狀態(tài)相同。
本發(fā)明一實(shí)施例的操作如圖9的時(shí)序圖所示。具體來說，圖9的時(shí)序圖表示第一個(gè)寫周期后跟有4個(gè)塊寫入周期的操作序列。在塊寫入周期期間，全局和本地I/O線被凍結(jié)。一旦接收到下一個(gè)非塊寫入周期(在此為寫周期)，就產(chǎn)生塊寫入復(fù)位信號bwrst，產(chǎn)生選通數(shù)據(jù)(dinstb)并凍結(jié)全局及本地I/O線。
以上描述假定所討論的某一I/O被允許執(zhí)行全部寫入和塊寫入操作。但是，本發(fā)明在這方面不受限制。事實(shí)上，在塊寫入復(fù)位電路108(圖8)和本地寫驅(qū)動(dòng)器電路120(圖5)內(nèi)的邏輯被設(shè)計(jì)成每當(dāng)一特定I/O被禁止就無條件地將本地I/O線LIO、LIO#復(fù)位至它們的被均衡狀態(tài)并在GIO、GIO#上重新產(chǎn)生脈沖，而不管這樣的事件是否在連續(xù)的塊寫入周期期間出現(xiàn)。一典型的情形如圖10的時(shí)序圖所示。利用被確認(rèn)為低電平的I/O允許信號dqm(dqm＝0表示根據(jù)某一字節(jié)或但選擇信號在寬度上跟通常相同，例如為×16或×32的存儲(chǔ)器或具有其它形式的I/O屏蔽控制的器件中的選擇信號來啟動(dòng)I/O)來執(zhí)行寫周期和隨后的兩個(gè)塊寫入周期。在這些周期內(nèi)的操作如上所述。在第三個(gè)塊寫入周期內(nèi)，dqm被否認(rèn)(高電平)。參看塊寫入電路108(圖8)，輸入信號dqm_do變成高電平，在節(jié)點(diǎn)clk變成高電平時(shí)，使D觸發(fā)器144置位。節(jié)點(diǎn)clk被bwatv8＝1啟動(dòng)，比clkt4脈沖延遲了一個(gè)門。I/O復(fù)位信號bwrst于是變成高電平。本地I/O線LIO、LIO#的復(fù)位和全局I/O線GIO、GIO#的再啟動(dòng)都類似于上面結(jié)合不是塊寫入或NOP周期的第一個(gè)周期的說明所描述的操作，只是主塊寫入允許信號bwatv8不復(fù)位。這樣一來，bwatv8可與仍可被允許執(zhí)行塊寫入操作的其它I/O所共享，盡管本發(fā)明不受此限制?？山惶娴貙τ诿恳惶囟ǖ腎/O控制信號dqm產(chǎn)生單獨(dú)的bwatv8信號，需要復(fù)位本地I/O線LIO、LIO#以便不對中途脫選的這一I/O執(zhí)行寫操作。
圖10表示在第四個(gè)塊寫入周期，零I/O允許控制信號dqm再被確認(rèn)為低電平。這一I/O的電路的操作類似于上面對第一個(gè)塊寫入周期所描述的操作。這樣一來，在塊寫入序列中，除非I/O被中途脫選，否則在除第一個(gè)塊寫入周期的全部若干個(gè)塊寫入周期內(nèi)不用切換高容性全局和本地I/O線。如果I/O保持中途脫選直到不是塊寫入或NOP的周期出現(xiàn)為止，就不會(huì)出現(xiàn)對全局或本地I/O線進(jìn)行切換，不消耗功率。如果在塊寫入序列重新啟動(dòng)I/O，就出現(xiàn)新的塊寫入選通信號(bw_dinstb)，并且相對于全局和本地I/O線的控制的操作類似于第一個(gè)塊寫入周期的操作。
本領(lǐng)域的普通技術(shù)人員都知道，可以用不違背本發(fā)明的精神或本質(zhì)特點(diǎn)的其它特定方式來實(shí)施本發(fā)明。因此，本發(fā)明所公開的內(nèi)容應(yīng)是說明性的，而不是對在所附權(quán)利要求中記載的發(fā)明的范圍的限定。
權(quán)利要求
1.一種具有正常寫入模式和塊寫入模式的視頻存儲(chǔ)裝置，該存儲(chǔ)器裝置包括驅(qū)動(dòng)全局輸入/輸出(I/O)線的全局寫驅(qū)動(dòng)器；多個(gè)本地寫驅(qū)動(dòng)器，各驅(qū)動(dòng)本地I/O線，各條所述本I/O線與若干個(gè)存儲(chǔ)單元連接來寫入數(shù)據(jù)；控制電路，與所述全局寫驅(qū)動(dòng)器以及所述多個(gè)本地寫驅(qū)動(dòng)器連接，產(chǎn)生塊寫入控制信號和正常寫入控制信號；所述塊寫入控制信號在塊寫入周期期間使所述全局I/O線凍結(jié)。
2.權(quán)利要求1的視頻存儲(chǔ)器裝置，其中所述塊寫入控制信號在所述塊寫入周期期間使至少選定的一組所述本地I/O線處于一組差分狀態(tài)。
3.權(quán)利要求1的視頻存儲(chǔ)器裝置，還包括至少一第一彩色寄存器，存儲(chǔ)彩色數(shù)據(jù)，與所述全局寫驅(qū)動(dòng)器連接，所述塊寫入控制信號使所述彩色數(shù)據(jù)被傳送至所述全局I/O線。
4.權(quán)利要求1的視頻存儲(chǔ)器裝置，其中所述塊寫入控制信號使所述彩色數(shù)據(jù)被鎖存入所述多個(gè)本地寫驅(qū)動(dòng)器中的第一個(gè)本地寫驅(qū)動(dòng)器。
5.權(quán)利要求1的視頻存儲(chǔ)器裝置，其中所述塊寫入控制信號使至少第一個(gè)所述本地寫驅(qū)動(dòng)器提高對所述本地I/O線的驅(qū)動(dòng)，由此能夠?qū)懭敫髷?shù)目的存儲(chǔ)單元。
6.權(quán)利要求1的視頻存儲(chǔ)器裝置，在該裝置中，非塊寫入控制信號的產(chǎn)生導(dǎo)致釋放所述全局I/O線的復(fù)位信號，所述正常寫入控制信號還把至少一第一條數(shù)據(jù)輸入線的數(shù)據(jù)傳送至所述全局I/O線。
7.權(quán)利要求6的視頻存儲(chǔ)器裝置，其中所述非塊寫入控制信號是正常寫入模式信號。
8.權(quán)利要求1的視頻存儲(chǔ)器裝置，其中所述存儲(chǔ)器是同步存儲(chǔ)器。
9.一種操作至少具有正常寫入模式和塊寫入模式的視頻存儲(chǔ)器裝置的方法，所述視頻存儲(chǔ)器裝置從至少第一彩色寄存器和數(shù)據(jù)輸入線中的被選定之一接收輸入數(shù)據(jù)，該方法包括以下各步驟(1)接收表示第一塊寫入周期的信號；(2)操作全局寫驅(qū)動(dòng)器電路來在全局輸入/輸入線上產(chǎn)生表示存儲(chǔ)在所述第一彩色寄存器內(nèi)的彩色數(shù)據(jù)的信號；(3)將所述彩色數(shù)據(jù)鎖存在至少第一本地寫驅(qū)動(dòng)器內(nèi)；(4)在表示不是塊寫入周期的周期的信號被接收之前，禁止在所述全局I/O線上產(chǎn)生其它信號；以及(5)操作所述至少第一本地寫驅(qū)動(dòng)器來，在所述本地I/O線上產(chǎn)生表示所述彩色數(shù)據(jù)的差分信號。
10.權(quán)利要求9的方法，其中所述步驟(5)包括提高所述至少第一本地寫驅(qū)動(dòng)器的驅(qū)動(dòng)能力來在所述本地I/O線上產(chǎn)生能夠?qū)⑺霾噬珨?shù)據(jù)寫入多個(gè)存儲(chǔ)單元的信號。
11.權(quán)利要求9的方法，還包括以下各步驟(6)接收表示后續(xù)塊寫入周期的信號；以及(7)操作所述至少第一本地寫驅(qū)動(dòng)器來把表示所述彩色數(shù)據(jù)的所述差分信號提供給所述本地I/O線。
12.權(quán)利要求9的方法，還包括以下步驟(8)在本地I/O選擇信號被否認(rèn)之前，重復(fù)所述步驟(6)和(7)。
13.權(quán)利要求12的方法，還包括以下各步驟(9)在所述本地I/O選擇信號被否認(rèn)之后，接收表示后續(xù)塊寫入周期的信號；以及(10)在表示不是塊寫入周期的周期的信號被接收之前或所述本地I/O選擇信號被否認(rèn)之前，重復(fù)所述步驟(6)和(7)。
14.權(quán)利要求9的方法，還包括以下各步驟(11)接收表示不是塊寫入周期的周期的信號；(12)操作所述全局寫驅(qū)動(dòng)器電路以便在所述全局I/O線上產(chǎn)生表示在所述數(shù)據(jù)輸入線上接收的信號的信號；(13)減少所述至少第一本地I/O寫驅(qū)動(dòng)器的驅(qū)動(dòng)能力；以及(14)操作所述至少第一本地I/O寫驅(qū)動(dòng)器以便在所述本地I/O線上產(chǎn)生表示在所述數(shù)據(jù)輸入線上接收的信號的信號。
15.權(quán)利要求14的方法，其中所述步驟(13)包括否認(rèn)至少第一驅(qū)動(dòng)器晶體管。
16.權(quán)利要求14的方法，其中表示不是塊寫入周期的周期的信號是正常寫入周期信號。
17.一種具有正常寫入模式和塊寫入模式的存儲(chǔ)器裝置，該存儲(chǔ)器裝置包括寫數(shù)據(jù)路徑，包括與全局I/O線連接的全局寫驅(qū)動(dòng)器以及與所述全局I/O線和多條本地I/O線連接的多個(gè)本地寫驅(qū)動(dòng)器；以及控制電路，與所述寫數(shù)據(jù)路徑連接，向所述寫數(shù)據(jù)路徑提供塊寫入控制信號和正常寫入控制信號；所述寫入控制信號使所述寫數(shù)據(jù)路徑在塊寫入周期期間凍結(jié)。
18.權(quán)利要求17的存儲(chǔ)器裝置，其中所述控制電路還提供I/O寫入控制信號，所述I/O寫入控制信號選擇具體的本地寫驅(qū)動(dòng)器。
19.權(quán)利要求17的存儲(chǔ)器裝置，其中所述寫入控制信號使所述本地寫驅(qū)動(dòng)器中的至少被選定的一個(gè)在塊寫入周期內(nèi)提高其驅(qū)動(dòng)能力。
20.權(quán)利要求17的存儲(chǔ)器裝置，其中所述寫數(shù)據(jù)路徑在不是塊寫入周期的第一個(gè)周期內(nèi)被釋放。
21.權(quán)利要求17的存儲(chǔ)器裝置，在被選的本地寫驅(qū)動(dòng)器被中途脫選之前，其中所述寫數(shù)據(jù)路徑的本地寫驅(qū)動(dòng)器部分產(chǎn)生一個(gè)差分信號。
22.一種具有正常寫入模式和塊寫入模式的存儲(chǔ)器裝置，該存儲(chǔ)器裝置包括驅(qū)動(dòng)全局輸入/輸出(I/O)線的全局寫驅(qū)動(dòng)器；多個(gè)本地寫驅(qū)動(dòng)器，各驅(qū)動(dòng)本地I/O線，每一所述本地I/O線與若干個(gè)存儲(chǔ)單元連接來寫入數(shù)據(jù)；以及控制電路，與所述全局寫驅(qū)動(dòng)器和所述多個(gè)本地寫驅(qū)動(dòng)器連接，產(chǎn)生塊寫入控制信號和正常寫入控制信號；所述塊寫入控制信號使所述多個(gè)本地寫驅(qū)動(dòng)器中的至少一個(gè)提高對所述本地I/O線的驅(qū)動(dòng)能力，以便能夠?qū)懭敫髷?shù)目的存儲(chǔ)單元。
23.權(quán)利要求22的存儲(chǔ)器裝置，其中所述塊寫入控制信號的產(chǎn)生還使所述全局I/O線在塊寫入周期內(nèi)凍結(jié)，并使所述本地I/O線在所述塊寫入周期內(nèi)保持處于一組差分狀態(tài)。
全文摘要
視頻存儲(chǔ)器裝置具有正常寫入模式和塊寫入模式，它包括驅(qū)動(dòng)全局輸入/輸出(I/O)線的全局寫驅(qū)動(dòng)器以及各驅(qū)動(dòng)與若干存儲(chǔ)單元連接的本地I/O線的若干個(gè)本地寫驅(qū)動(dòng)器?？刂齐娐吩谌謱戲?qū)動(dòng)器以及本地寫驅(qū)動(dòng)器連接，產(chǎn)生塊寫入控制信號和正常寫入控制信號。塊寫入控制信號使寫數(shù)據(jù)路徑在塊寫入周期內(nèi)凍結(jié)，由此在塊寫入期間節(jié)省功率。
文檔編號G11C11/401GK1167323SQ9710427
公開日1997年12月10日 申請日期1997年5月16日 優(yōu)先權(quán)日1996年5月17日
發(fā)明者雷·平卡姆, 周·F·約 申請人:現(xiàn)代電子美國公司