專利名稱：：虛地結(jié)構(gòu)的矩陣存儲(chǔ)器的制作方法在ROM結(jié)構(gòu)中，通過(guò)真實(shí)的存儲(chǔ)單元的尺寸和通過(guò)引線到存儲(chǔ)單元的所需空間確定存儲(chǔ)單元區(qū)域的所需面積，存儲(chǔ)單元可以被制成掩膜程序化的晶體管，浮動(dòng)門單元或者相似的。為了在預(yù)先確定單元尺寸的情況下，每個(gè)芯片晶面獲得增加的存儲(chǔ)容量，必須降低引線的所需面積。通過(guò)單元區(qū)域的所謂虛地結(jié)構(gòu)來(lái)實(shí)現(xiàn)這個(gè)情況，正例如在B.Eitanetal的發(fā)表中，在IEEEElectronDeviceLetters12中，450～452頁(yè)(1991)；在IEDM91中的311～314頁(yè)(1991)，和在1993年VLSITSA中336～338頁(yè)(1993)描述的。根據(jù)諸如在附圖6a介紹的示意圖中的這種編排，存儲(chǔ)晶體管的源極和漏極端位于共同使用的位線(BLn)上。在與圖6b的示意圖相符合的常規(guī)編排中，漏極端位于一個(gè)位線上，而源極端位于接地地線上。除其他因素外，讀過(guò)程的速度主要是通過(guò)在存儲(chǔ)單元區(qū)域的內(nèi)部實(shí)現(xiàn)控制，并且它確定標(biāo)準(zhǔn)的時(shí)間常數(shù)。閱讀存取的持續(xù)時(shí)間是重要參數(shù)之一，它描述一個(gè)存儲(chǔ)器的品質(zhì)。為了提高讀速度，到目前為止主要采取這樣的措施，即，降低存儲(chǔ)單元的寄生電容和電阻，或者提高存儲(chǔ)晶體管的電流驅(qū)動(dòng)能力。本發(fā)明的任務(wù)是，給出一個(gè)矩陣存儲(chǔ)器，它在原理上能實(shí)現(xiàn)縮短讀過(guò)程的持續(xù)時(shí)間。此任務(wù)通過(guò)具有權(quán)利要求1特征的矩陣存儲(chǔ)器解決。其它的布置由從屬權(quán)利要求得出。在按照本發(fā)明的矩陣存儲(chǔ)器中，預(yù)先規(guī)定一個(gè)讀出線路，它可能在一個(gè)讀過(guò)程期間，通過(guò)一個(gè)位線同時(shí)分析二個(gè)相鄰存儲(chǔ)單元的信息內(nèi)容。與此同時(shí)通過(guò)這個(gè)位線，讀出被選擇字線上的二個(gè)相關(guān)存儲(chǔ)單元的共同節(jié)點(diǎn)。這個(gè)存儲(chǔ)單元如此設(shè)計(jì)，以致在選擇了附屬字線的情況下，根據(jù)情況，無(wú)論存儲(chǔ)在單元中的是邏輯“0”還“1”，這個(gè)存儲(chǔ)單元都被接入。哪一個(gè)狀態(tài)理解為“0”或“1”，這在原則上是可自由決定的。在下面的說(shuō)明中和在權(quán)利要求中，在加上合適的電位情況下，通過(guò)附屬字線被接入的單元賦予信息“0”。在原理上，一個(gè)這樣的單元通過(guò)一個(gè)可以控制的電阻得出，正如通過(guò)一個(gè)場(chǎng)效應(yīng)晶體管實(shí)現(xiàn)這個(gè)電阻，如果在第三端口上加上一個(gè)適合的電位，這個(gè)電阻值大范圍地降低，則在這個(gè)電阻第一端口和第二端口之間的一個(gè)現(xiàn)存的電位差得到平衡。如果在一個(gè)單元內(nèi)，不存在這樣的電阻，或者這個(gè)電阻的值沒(méi)有或沒(méi)有大范圍地降低，則至少在預(yù)先規(guī)定用于讀過(guò)程的持續(xù)時(shí)間保持期間，在第一端口和第二端口上存在的電位差保持不變。此單元的這個(gè)信息相當(dāng)于預(yù)先分配在此的一個(gè)“1”。如果一個(gè)預(yù)先規(guī)定用于讀出的位線和兩個(gè)在同一單元內(nèi)相鄰的這樣電阻的第一端口相連接，并且這些電阻的每個(gè)第二端口位于兩個(gè)彼此不同電壓的某一個(gè)上，那么在選擇連接到這二個(gè)電阻的字線情況下，按為此而存在的信息，獲得位線上的有區(qū)別的合成電位。因此，通過(guò)這個(gè)位線上當(dāng)時(shí)的電位同時(shí)給出二個(gè)存儲(chǔ)單元的信息。下面借助附圖1至6詳細(xì)說(shuō)明本發(fā)明的矩陣存儲(chǔ)器的結(jié)構(gòu)和工作原理。圖1示出了一個(gè)被選擇的實(shí)施例的示意圖，圖2和3示出了用于確定線路中產(chǎn)生電壓的圖表，圖4和5以示意圖形式示出了分析電路，圖6a和6b示出了在開(kāi)頭時(shí)說(shuō)明的技術(shù)情況的編排。在圖1的存儲(chǔ)單元編排中，編排的列是從左到右上升編號(hào)的，編排的行是從上到下上升編號(hào)的。此外，一個(gè)這樣的編排可以在存儲(chǔ)單元區(qū)域一個(gè)任意面上，以一個(gè)任意數(shù)字開(kāi)始。用Zn，k的形式標(biāo)明存儲(chǔ)單元，同時(shí)，第一個(gè)下標(biāo)(n)標(biāo)明列的號(hào)碼或者一個(gè)相鄰的位線BLn，第二個(gè)下標(biāo)(k)標(biāo)明行的號(hào)碼或者一個(gè)相鄰的字線WLk。在一行中的相鄰存儲(chǔ)單元Zn，k和Zn+1，k的信息應(yīng)當(dāng)通過(guò)共同位線BLn讀出。如果不存在存儲(chǔ)晶體管，或者存在的場(chǎng)效應(yīng)晶體管具有一個(gè)非常高的、通過(guò)電路的工作電位(此處為正)VDD而導(dǎo)通的閾值電壓，那么存儲(chǔ)單元的信息應(yīng)當(dāng)相應(yīng)于邏輯“1”。如果完全存在場(chǎng)效應(yīng)晶體管，或者用區(qū)別于其它晶體管的形式表明一個(gè)低的閾值電壓，那么存儲(chǔ)單元的信息應(yīng)當(dāng)相應(yīng)于邏輯“0”。第一種上述的可能性涉及例如掩膜程序化的ROM，第二種可能性涉及例如EPROM和掩膜程序化的ROM的變化類型。在圖1示出的實(shí)施例中，實(shí)現(xiàn)的總是第二種可能性。存儲(chǔ)單元Zn，k的信息內(nèi)容在下面用二元變量Zn，k表明，它具有0或1的值。在被描述的實(shí)施例中，借助一個(gè)高的電位代表“1”，這個(gè)電位在這里和全部線路的正工作電位VDD是相等的。借助一個(gè)低電位代表“0”，這個(gè)電位在這里和全部線路的接地地線電位是相等的。當(dāng)為確定n和確定k讀出圖1中編輯的存儲(chǔ)單元Zn，k和Zn+1，k的信息內(nèi)容時(shí)，它傳出電位Vpc上共同的位線BLn給這些單元。在使用n溝道MOS場(chǎng)效應(yīng)晶體管的情況下，在這些單元中，這個(gè)電位Vpc是漏極電位。適合于這個(gè)電位的某一值由讀過(guò)程的以下說(shuō)明給出。在很多種情況中，這個(gè)電位Vpc選擇與正的工作電位VDD相同是實(shí)用的。對(duì)于位線來(lái)說(shuō)，預(yù)先規(guī)定開(kāi)關(guān)Sn，通過(guò)它位線以它的順序可以輪流和電位Vpc相連接，或者根據(jù)時(shí)間上的變化可以和二個(gè)不同的低電位之一相連接，這里用Vvm和Vgnd標(biāo)明。在傳呼位線BLn(確定n)的情況下，接通開(kāi)關(guān)Sn，pc，所有其余開(kāi)關(guān)Sn+2m，pc，其中m為非0整數(shù)，是打開(kāi)的。為了傳遞用于分析的讀出信息而預(yù)先規(guī)定的開(kāi)關(guān)Sn+2m，read同樣是打開(kāi)的，其中m為整數(shù)。在單元Zn，k中的晶體管的源極端口，通過(guò)開(kāi)關(guān)Sn-1，gnd和位線BLn-1與電位Vgnd相連接；在單元Zn+1，k中的晶體管的源極端口通過(guò)開(kāi)關(guān)Sn+1，vm和位線BLn+1與電位Vvm相連接。其余的開(kāi)關(guān)Sm+1+2m,gnd，其中m為非-1的整數(shù)，和其余的開(kāi)關(guān)Sn+1+2m，vm，其中m為非0整數(shù)，例如是打開(kāi)的。根據(jù)盡可能簡(jiǎn)單的控制存儲(chǔ)單元區(qū)域的算法和根據(jù)損耗功率的對(duì)比，正如圖1中所介紹的，所位線BLn-1-2m，其中m＝0，1，2，3，4…，通過(guò)開(kāi)關(guān)Sn-1-2m，gnd與Vgnd相連接，其中m＝0，1，2，3，4，…；并且所有位線BLn+1+2m，其中m＝0，1，2，3，4，…，通過(guò)開(kāi)關(guān)Sn+1+2m，vm，與Vvm相連接，其中m＝0，1，2，3，4，…這是合理的。對(duì)于讀出單元Zn，k和Zn+1，k來(lái)說(shuō)，這些單元的晶體管的源極端口與Vgnd或與Vvm相連接可是很重要的，同時(shí)，這些電位是可以交換的。電位Vvm主要位于Vgnd和VDD之間。優(yōu)先給出值Vvm＝Vgnd+α(VDD-Vgnd)，其中α最小為0.3，最高為0.6。這個(gè)電位Vvm比用于傳呼位線而存在的電位Vpc低。預(yù)先確定開(kāi)關(guān)S’k，gnd和Sk，vwL，通過(guò)它位線WLK總是可以和電位Vgnd或電位VWL相連接。在傳呼位線Bln期間，例如接通所有開(kāi)關(guān)S’k，gnd，并且打開(kāi)所有開(kāi)關(guān)S’k，vwl，以致所有字線處于地電位Vgnd。在傳呼位線后，通過(guò)確定的被讀出單元的k打開(kāi)開(kāi)關(guān)Sn，pc和S’k，gnd，通過(guò)確定的被讀出單元的n接通開(kāi)關(guān)Sn，read，通過(guò)確定的被讀出單元的k接通開(kāi)關(guān)S’k，vwl。因此，在被讀出的存儲(chǔ)單元中晶體管的柵極端口位于電位Vwl，它主要是與工作電位VDD(這里是正的)相等。為了使具有一個(gè)“0”單元中的晶體管導(dǎo)通，至少以相關(guān)晶體管的閾值電壓的間隔從二個(gè)電位Vgnd和Vvm中清除電位VWL，(這里VWL＞Vvm+Vth，0，其中Vth，0是閾值電壓，它代表一個(gè)邏輯“0”)。根據(jù)實(shí)際情況，在單元Zn，k和Zn+1，k中是否存在晶體管或者晶體管是否具有一個(gè)低的閾值電壓，在位線BLn上置入一個(gè)確定的電位。對(duì)于這個(gè)電位來(lái)說(shuō)，按情況Zn，k和Zn+1，k是否為0或1，有四種不同的值VBL(Zn，k，Zn+1，k)。a)如果Zn，k＝Zn+1，k＝1，BLn保持電位為Vpc，也就是VBL(1，1)＝Vpc。在兩個(gè)單元Zn，k和Zn+1，k中不存在導(dǎo)通的晶體管(在源極和漏極間)，在位線BLn和位線BLn-1或位線BLn和位線Bln+1之間可以不進(jìn)行電位差的補(bǔ)償。b)如果Zn，k＝0并且Zn+1，k＝1，單元Zn，k的晶體管導(dǎo)通，位線BLn直接轉(zhuǎn)接到位于單元Zn，k中晶體管源極端口的電位Vgnd上，也就是VBL(0，1)＝Vgnd，c)如果Zn，k＝1并且Zn+1，k＝0，單元Zn+1，k中的晶體管導(dǎo)通，位線BLn直接轉(zhuǎn)接到電位Vvm上，Vvm接在單元Zn+1，k＝中的晶體管的源極上，也就是VBL(1，0)＝Vvm。d)如果Zn，k＝0并且Zn+1，k＝0，兩個(gè)單元Zn，k和Zn+1，k中的晶體管全都導(dǎo)通，位線BLn直接轉(zhuǎn)接到電位VBL(0，0)上，它在下面和在權(quán)利要求中被稱作為中間電位。這個(gè)中間電位通過(guò)以下方式得到，即，導(dǎo)通的晶體管在相鄰單元中形成一個(gè)分壓器，這樣在晶體管之間存在一個(gè)介于Vvm和Vgnd之間的一個(gè)電位。這個(gè)中間電位不正在Vvm和Vgnd之間的中間，而是大約在0.5(Vvm+Vgnd)以下，因?yàn)檫@個(gè)晶體管，在它的源極端口存在一個(gè)較高電位，(在本例中，Zn+1，k單元中晶體管上的電位是Vvm)，與其它晶體管相比，用一個(gè)較低的柵極--源極電壓即可運(yùn)作這個(gè)晶體管，并且因此具有一個(gè)稍微大一點(diǎn)的電阻。對(duì)于這個(gè)描述的實(shí)施例來(lái)說(shuō)，在圖2中，這個(gè)中間電位VBL(0，0)＝Vgnd+β(Vvm-Vgnd)是作為函數(shù)Vvm(＝Vgnd+α(VDD-Vgnd))，或者作為在圖表中描述的VDD＝VWL＝Vgnd+5V的α函數(shù)，并且二個(gè)晶體管具有溝道長(zhǎng)度為0.8μm，氧化膜厚度tox＝20nm(技術(shù)參數(shù)0.8μm5VCMOS方法，tox＝20nm)。圖3指示的是系數(shù)β作為Vvm(＝Vgnd+α(VDD-Vgnd))的函數(shù)，或在一個(gè)圖表中作為α的函數(shù)。對(duì)于在0.3和0.6之間的α來(lái)說(shuō)，β大約介于0.3和0.45之間。在這個(gè)實(shí)施例中也優(yōu)先給出VBL(0，0)＝Vgnd+β(Vvm-Vgnd)，其中β在0.3和0.45之間，VBL(1，0)＝Vvm，VBL(0，1)＝Vgnd，VBL(1，1)＝Vpc。稍微一般的(在使用n溝道場(chǎng)效應(yīng)晶體管時(shí)，并且這里做好“0”和“1”的配合)給出。VBL(0，1)＜VBL(0，0)＜VBL(1，0)＜VBL(1，1)或者在其它的電位選擇情況下，VBL(1，0)＜VBL(0，0)＜VBL(0，1)＜VBL(1，1)。在實(shí)現(xiàn)對(duì)連接在讀出位線上電位VBL計(jì)算的瞬間，通過(guò)其它的開(kāi)關(guān)Sn，read，這個(gè)位線與一個(gè)分析電路AWS的輸入端正相連接，分析電路的任務(wù)是把電位值轉(zhuǎn)換成輸出端Ai，j＝1，2，上的二進(jìn)制的2位信號(hào)。在把電位VWL加在一個(gè)晶體管的柵極端口上時(shí)，一個(gè)較小的柵極--源極電壓(VWL-VVM)和一個(gè)較小漏極-源極電壓(Vpc-Vvm)，或者一個(gè)較大的柵極-源極電壓(Vpc-Vgnd)和一個(gè)較大的漏極-源極電壓(Vpc-Vgnd)從列到列交替地連接到晶體管上。因此，在使用同種晶體管的情況下，在一個(gè)較高的柵極-源級(jí)電壓和這里的較低電阻的情況下，實(shí)現(xiàn)較大電位差的平衡。因此，通過(guò)在每一個(gè)鄰接的列中的一個(gè)導(dǎo)通的晶體管，大約同樣快地實(shí)現(xiàn)對(duì)總是用于讀出兩個(gè)單元而選擇的位線的傳呼。如果為了大程度的優(yōu)化，使晶體管適應(yīng)于附加的不同的被使用的電位，這可以置入具有稍微不同性能的特別是不同的閾值電壓，以列方式交替的場(chǎng)效應(yīng)晶體管。為了在加電位Vwl于柵極端口上，使具有一個(gè)邏輯“0”單元中的晶體管導(dǎo)通，于是在讀取時(shí)總是把一個(gè)某種預(yù)先確定的電位(在本例中為Vgnd或Vvm)加到一個(gè)成偶數(shù)編號(hào)的列中的晶體管的源極端口上，它的值是足夠低的。為了在加電位Vwl于相適應(yīng)的柵極端口上時(shí)，使具有一個(gè)邏輯“0”單元中的晶體管導(dǎo)通，總是把一個(gè)某種其它預(yù)先確定的電位(在本例中是Vvm或Vgnd)加到一個(gè)非偶數(shù)編號(hào)的單元中的晶體管的源極端口上，它的值是足夠低的。P溝道場(chǎng)效應(yīng)晶體管可以代替n溝道場(chǎng)效應(yīng)晶體管使用。于是憑借一個(gè)低電位傳呼預(yù)先規(guī)定于讀出單元的位線。加在源極端器上的電位按列的方式輪流改變，并且至少每隔比控制電壓高的閾值電壓來(lái)選擇一個(gè)行。在此合適的說(shuō)明和權(quán)利要求中標(biāo)記的定義也在更換閾值電壓符號(hào)時(shí)起作用。原則上它取決于在單元中(至少在那些具有一個(gè)“0”)，存在可控制的電阻。假如把具有一個(gè)某種值或具有一個(gè)某種間隔值的電位連接在這個(gè)電阻的第三連接端上，這個(gè)電阻能使足夠的電流流過(guò)第一連接端和第二連接端之間。否則這個(gè)電阻減小或切斷流過(guò)的電流。也許在場(chǎng)效應(yīng)晶體管的情況中，也必須顧及在可控制電阻的第三連接端和二個(gè)其它連接端中的一個(gè)連接端之間的電位差。如果置入單元中的可控制電阻具有下面的性質(zhì)它才合適對(duì)列進(jìn)行編號(hào)(從左到右升序或降序，并且以任意數(shù)字開(kāi)始)所有的這些排列在成偶數(shù)編號(hào)列中的電阻總是按列編排得到的，以致當(dāng)在一個(gè)這樣電阻的第一端口上加上一個(gè)第一級(jí)預(yù)先確定的電位，在它的第二端口上加上一個(gè)第二級(jí)預(yù)先確定的電位，在它的第三端口上加上一個(gè)第三級(jí)預(yù)先確定的電位時(shí)，在這個(gè)第一和這個(gè)第二端口之間的這個(gè)電阻是如此低，以致在一個(gè)預(yù)先規(guī)定用于讀過(guò)程的時(shí)間內(nèi)，進(jìn)行平衡在這個(gè)第一和這個(gè)第二端口之間的電位差；并且以致當(dāng)在這個(gè)第一端口上這個(gè)第一級(jí)預(yù)先確定的電位，在這個(gè)第二端口上切上這個(gè)第二級(jí)預(yù)先確定的電位并且在這個(gè)第三端上加上一個(gè)第四級(jí)預(yù)先確定的電位時(shí)，在這個(gè)第一和這個(gè)第二端口之間的這個(gè)電阻是如此高，以致在基本上保持這個(gè)預(yù)先規(guī)定用于讀過(guò)程的時(shí)間時(shí)，在這個(gè)第一端口和這個(gè)第二端口之間的電位差保持不變；并且所有這些排列在非偶數(shù)編號(hào)列中的電阻總是按列編排得到，以致當(dāng)在一個(gè)這樣電阻的第一端口上加上這個(gè)第一級(jí)預(yù)先確定的電位，在它的第二端口上加上一個(gè)不同于這個(gè)第二級(jí)預(yù)先確定的電位的第五級(jí)預(yù)先確定的電位，并且在它的第三端口上加上這個(gè)第三級(jí)預(yù)先確定的電位時(shí)，在這個(gè)第一和這個(gè)第二端口之間的這個(gè)電阻是如此低，以致在一個(gè)預(yù)先規(guī)定用于讀過(guò)程的時(shí)間內(nèi)進(jìn)行平衡在這個(gè)第一和這個(gè)第二端之間的電位差，并且當(dāng)在這個(gè)第一端口上加上這個(gè)第一級(jí)預(yù)先確定的電位，在這個(gè)第二端口上加上這個(gè)第五級(jí)預(yù)先確定的電位并且在這個(gè)第三端口上加上這個(gè)第四級(jí)預(yù)先確定的電位時(shí)，在這個(gè)第一和這個(gè)第二端口之間的電阻是如此高，以致在基本上保持這個(gè)預(yù)先規(guī)定用于讀過(guò)程的時(shí)間時(shí)，在這個(gè)第一端口和第二端口之間的電位差保持不變。在圖1的實(shí)施例中，僅僅預(yù)先規(guī)定每個(gè)用于讀出的第二位線是可能的。開(kāi)關(guān)可以代替讀出如此建立，以致基本上可以選出每個(gè)用于讀出兩個(gè)鄰接單元而存在的位線，也就是說(shuō)，可以通過(guò)第一級(jí)預(yù)先規(guī)定的電位(本例中為Vpc)傳呼每個(gè)用于讀出兩個(gè)鄰接單元而存在的位線。此后，把為此而相鄰的位線置于第二級(jí)電位上(本例中為Vgnd)，或置于第五級(jí)電位上(本例中為Vvm)。這當(dāng)然假設(shè)為了在雙向中使在第一和第二端口之間的所述工作原理成為可能，這個(gè)可控制的電阻是十分對(duì)稱的。在圖4和圖5中，以簡(jiǎn)圖形式描述了電路，通過(guò)它可以構(gòu)造分析電路。為了把讀出過(guò)程的結(jié)果轉(zhuǎn)換成可以繼續(xù)處理的邏輯信號(hào)，這個(gè)結(jié)果作為電位存在于為讀出而選擇的位線上，例如可以按圖4置入三個(gè)比較電路K1，K2，K3。這個(gè)電路首先提供一個(gè)3位信號(hào)。在這個(gè)電路中，這個(gè)比較電路的所有非反向輸入端互相連接在一起。這個(gè)電路節(jié)點(diǎn)形成分析電路AWS的輸入端E(參見(jiàn)圖1)，并且通過(guò)數(shù)據(jù)線和所有其它的開(kāi)關(guān)Sn，read相連接。比較電路的反向輸入端置于參考電位Vref，1，Vref，2，Vref，3上。這樣選擇參考電位，把二個(gè)連續(xù)的由讀過(guò)程而產(chǎn)生的電位中的每一個(gè)置于相關(guān)的位線上，也就是說(shuō)。VBL(0，1)＜Vref，1＜VBL(0，0)＜Vref，2＜VBL(1，0)＜Vref，3＜VBL(1，1)或在其它的電位選擇情況下VBL(1，0)＜Vref，1＜VBL(0，0)＜Vref，2＜VBL(0，1)＜Vref，3＜VBL(1，1)。在本例中，用VBL(0，0)＝Vgnd+β(Vvm-Vgnd)(β在0.3和0.45之間)，VBL(1，0)＝Vvm，VBL(0，1)＝Vgnd和VBL(1，1)＝Vpc選擇例如首先實(shí)現(xiàn)的Vref，1，Vref,2，Vref，3Vref，1≈Vgnd+0，5β(Vvm-Vgnd)≤Vgnd+0，225(Vvm-Vgnd)，Vref，2≈Vgnd+β(Vvm-Vgnd)+0，5(Vvm-Vgnd-β(Vvm-Vgnd))＝Vgnd+0.5(1+β)(Vvn-Vgnd)≤Vgnd+0.725(Vvm-Vgnd)，Vref，3≈Vgnd+1.25(Vvm-Vgnd)≤Vgnd+0.75(VDD-Vgnd).根據(jù)這個(gè)方法，參考電位Vref，1和Vref，2總是準(zhǔn)確位于VBL(0，1)值和VBL(0，0)之間，或位于VBL(0，0)值和VBL(1，0)值之間。在選擇Vref，3時(shí)，假設(shè)滿足條件Vpc＞Vgnd+1.2(Vvm-Vgnd)。首先Vpc＞Vgnd+1.5(Vvm-Vgnd)，伴隨條件是Vpc＝VDD并且Vvm＝Vgnd+α(VDD-Vgnd)，其中α最小為0.3，最高為0.6。如果在其它輸出時(shí)，在選擇傳呼電位Vpc＜VDD的情況下或者在選擇因數(shù)α情況下，在給出范圍外可能產(chǎn)生的條件下能滿足，那么在每一種情況中，Vref，3首先準(zhǔn)確位于VBL(0，1)和VBL(1，0)的較大值和VBL(1，1)值之間。作為例子，對(duì)于Vpc＝VDD＝Vgnd+5V和α＝0.5的情況得出Vvm＝Vgnd+2.5V，和β＝0.36由此得出VBL(0，1)＝Vgnd，VBL(0，0)＝Vgnd+0.9V，VBL(1，0)＝Vgnd+2.5V和VBL(1，1)＝Vgnd+5V以及Vref，1＝Vgnd+0.45V，Vref，2＝Vgnd+1.7V和Vref，3＝Vgnd+3.75V。在按照?qǐng)D4的電路的輸出端B1，B2，B3上，依靠分配給單元Zn，k和Zn+1，k的二元變量Zn，k和Zn+1，k得出下表中的輸出二進(jìn)值B1，B2，B3(與一個(gè)低或高的電位相對(duì)應(yīng))。</tables>從這個(gè)表中可以直接讀出單元信息內(nèi)容的邏輯表達(dá)式圖5指出的是對(duì)按照?qǐng)D4電路的擴(kuò)展，它在輸出端A1和A2上提供具有單元Zn，k的信息內(nèi)容(在A2輸出端上)和單元Zn+1，k的信息內(nèi)容(在A1輸出端上)的2位信號(hào)。就此而言，借助門電路產(chǎn)生與預(yù)先規(guī)定的表達(dá)式相適應(yīng)的Zn，k和Zn+1，k的邏輯關(guān)系式。比較電路K3與圖4的電路相比，非反向連接端和反向連接端互換。因此，在這個(gè)比較器K3的輸入端上，也就是在“與非”門電路NAND1的兩個(gè)輸入端中的一個(gè)輸入端上，直接存在所使用的必要信號(hào)B3。借助“與”門電路AND1，通過(guò)信號(hào)B1和B2的一個(gè)“與”邏輯連接實(shí)現(xiàn)Zn，k。聯(lián)系按照本發(fā)明的矩陣存儲(chǔ)的前述實(shí)施例，讀過(guò)程是這樣描述的，當(dāng)通過(guò)電位Vpc終止傳呼位線的過(guò)程時(shí)，也就是當(dāng)開(kāi)關(guān)Sn，pc打開(kāi)或其它開(kāi)關(guān)Sn，read閉合時(shí)，首先通過(guò)閉合開(kāi)關(guān)S’k，VWL，于是把電位Vwl加到被選出的字線上。代替以上動(dòng)作，當(dāng)把電位Vpc加到被選出的位線上時(shí)，于是電位Vwl也已經(jīng)被加到被選出的字線上。這就變?yōu)檫@個(gè)結(jié)果，如果至少存在一個(gè)包含邏輯“0”的單元鄰接于被選出單元的位線，則位線沒(méi)有全部被加電。因此，這種情況下，在終止傳呼位線后將發(fā)生的放開(kāi)位線的過(guò)程需要一個(gè)較短暫的時(shí)間。全部的讀過(guò)程也在較短時(shí)間內(nèi)進(jìn)行，因?yàn)樵谶@種情況下，很快獲得在被選出用于讀出的位線上的能夠求得的電位值(電平)。在傳呼被選出的位線期間，分析電路AWS的輸入端E可能已經(jīng)與這個(gè)位線相連接。符合本發(fā)明的矩陣存儲(chǔ)器的和附屬讀過(guò)程的其它可行變形由原則上的工作原理得出，正如依本例所介紹的。權(quán)利要求1.具有按行和列排列的存儲(chǔ)單元(Zn，k)的矩陣存儲(chǔ)器，其中，這個(gè)存儲(chǔ)單元被預(yù)先規(guī)定用于存儲(chǔ)一個(gè)邏輯“0”或“1”，其中，具有一個(gè)第一，一個(gè)第二和一個(gè)第三端口的可變導(dǎo)電電阻被排列在每一個(gè)存儲(chǔ)一個(gè)邏輯“0”的這個(gè)存儲(chǔ)單元中，其中，所有的這些排列在成偶數(shù)編號(hào)列中的電阻總是按列排列得到，以致當(dāng)在這個(gè)第一端口上加上一個(gè)第一級(jí)預(yù)先確定的電位(Vpc)，在這個(gè)第二端口上加上一個(gè)第二級(jí)預(yù)先確定的電位(Vgnd)和在這個(gè)第三端口上加上一個(gè)第三級(jí)預(yù)先確定的電位(VWL)時(shí)，在第一端口和第二端口之間的這個(gè)電阻是如此低，以致在一個(gè)預(yù)先規(guī)定用于讀過(guò)程的時(shí)間內(nèi)，進(jìn)行平衡在這個(gè)第一和這個(gè)第二端口之間的電位差，并且以致當(dāng)在這個(gè)第一端口上加上這個(gè)第一級(jí)預(yù)先規(guī)定的電位在這個(gè)第二端口上加上這個(gè)第二級(jí)預(yù)先規(guī)定的電位和在這個(gè)第三端口上加上一個(gè)第四級(jí)預(yù)先規(guī)定的電位(Vgnd)時(shí)，在第一和第二端口之間的這個(gè)電阻是如此高，以致基本上在保持這個(gè)預(yù)先規(guī)定用于讀過(guò)程的時(shí)間時(shí)，在這個(gè)第一端口和這個(gè)第二端口之間的電位差保持不變；并且所有這些排列在非偶數(shù)編號(hào)列中的電阻總是按列編號(hào)得到，以致當(dāng)在這個(gè)第一端口上加上這個(gè)第一級(jí)預(yù)先確定的電位，在這個(gè)第二端口上加上一個(gè)不同于這個(gè)第二級(jí)預(yù)先確定的電位的第五級(jí)預(yù)先確定的電位(Vvm)和在這個(gè)第三端口上加上這個(gè)第三級(jí)預(yù)先規(guī)定的電位時(shí)，在這個(gè)第一和這個(gè)第二端口之間的這個(gè)電阻是如此低，以致在一個(gè)預(yù)先規(guī)定用于讀過(guò)程的時(shí)間內(nèi)，進(jìn)行平衡在這個(gè)第一和這個(gè)第二端口之間的電位差，并且當(dāng)在這個(gè)第一端口上加上這個(gè)第一級(jí)預(yù)先確定的電位，在這個(gè)第二端口上加上這個(gè)第五級(jí)預(yù)先確定的電位和在這個(gè)第三端口上加上這個(gè)第四級(jí)預(yù)先確定的電位時(shí)，在這個(gè)第一和這個(gè)第二端口之間的這個(gè)電阻是如此高，以致基本上在保持這個(gè)預(yù)先規(guī)定用于讀過(guò)程的時(shí)間時(shí)，在這個(gè)第一端口和第二端口之間的電位差保持不變。其中存在位線(BLn)，它總是只與所有這些電阻的第一端口電導(dǎo)通地連接在一起，或者都是只與所有這些電阻的第二端口電導(dǎo)通地連接在一起，這些電阻排列在這些列的某一列中，其中，在每一個(gè)由一個(gè)非偶數(shù)編號(hào)列和一個(gè)接下來(lái)的成偶數(shù)編號(hào)列所組成的對(duì)上，這些位線之一與這樣電阻的所有第一端口連接在一起，這些電阻被排列在這對(duì)的列中，在每一個(gè)由一個(gè)成偶數(shù)編號(hào)列和一個(gè)接下來(lái)的非偶數(shù)編號(hào)列所組成的對(duì)上，這些位線之一與這樣電阻的所有第二端口連接在一起，這些電阻被排列在這對(duì)的列中，其中，存在字線(WLK)，它總是與這樣電阻的第三端口電導(dǎo)通地連接在一起，這個(gè)電阻被排列在這樣單元的某一單元中，其中，預(yù)先規(guī)定了開(kāi)關(guān)(Sn，pc，Sn，gnd，Sn，vm)，通過(guò)它位線與這個(gè)第一級(jí)、這個(gè)第二級(jí)和這個(gè)第五級(jí)預(yù)先確定的電位(Vpc，Vgnd，Vvm)是可以如此連接的，即在每一個(gè)由一個(gè)非偶數(shù)編號(hào)列和一個(gè)接下來(lái)的成偶數(shù)編號(hào)列所組成的對(duì)上，這個(gè)第一級(jí)預(yù)先確定的電位可以被加到這些電阻的第一端口上，這些電阻被排列在這對(duì)的列中，這個(gè)第二級(jí)預(yù)先確定的電位可以被加到這些電阻的第二端口上，這些電阻被排列在這對(duì)的成偶數(shù)編號(hào)的列中，這個(gè)第五級(jí)預(yù)先確定的電位可以被加到這些電阻的第二端口上，這些電阻被排列在這對(duì)的非偶數(shù)編號(hào)的列中，其中，預(yù)先規(guī)定了開(kāi)關(guān)(S′k，vwl，S′k，gnd)，通過(guò)它這些位線可以和這個(gè)第四級(jí)預(yù)先確定的電位相連接，并且通過(guò)它這些位線中的一個(gè)可以和這個(gè)第三級(jí)預(yù)先確定的電位相連接，其中，預(yù)先規(guī)定了其它開(kāi)關(guān)(Sn，read)，通過(guò)它一個(gè)位線總可以和一個(gè)分析電路(AWS)相連接，這個(gè)位線與一部分這些電阻的第一端口連接在一起。2.按照權(quán)利要求1的矩陣存儲(chǔ)器，其中，電阻是場(chǎng)效應(yīng)晶體管，它的漏極端口是第一端口，它的源極端口是第二端口，它的柵極端口為第三端口。3.按照權(quán)利要求2的矩陣存儲(chǔ)器，其中，場(chǎng)效應(yīng)晶體管是n溝道MOS場(chǎng)效應(yīng)晶體管，并且第三級(jí)預(yù)先規(guī)定的電位至少以排列在成偶數(shù)編號(hào)列中的場(chǎng)效應(yīng)晶體管的最大閾值電壓的間隔高出第二級(jí)預(yù)先確定的電位，并且它至少以排列在非偶數(shù)編號(hào)列中的場(chǎng)效應(yīng)晶體管的最大閾值電壓的間隔高出第五級(jí)預(yù)先確定的電位。4.按照權(quán)利要求2的矩陣存儲(chǔ)器，其中，場(chǎng)效應(yīng)晶體管是P溝道MOS場(chǎng)效應(yīng)晶體管，并且，第三級(jí)預(yù)先確定的電位至少以排列在成偶數(shù)編號(hào)列中的場(chǎng)效應(yīng)晶體管的最大閾值電壓的間隔低于第二級(jí)預(yù)先確定的電位，并且至少以排列在非偶數(shù)編號(hào)列中的場(chǎng)效應(yīng)晶體管的最大閾值電壓的間隔低于第五級(jí)預(yù)先確定的電位。5.按照權(quán)利要求1至4之一的矩陣存儲(chǔ)器，其中，第二級(jí)和第四級(jí)預(yù)先確定的電位，或者第五級(jí)和第四級(jí)預(yù)先確定的電位是與地電位相等的。6.按照權(quán)利要求5的矩陣存儲(chǔ)器，其中，在第二級(jí)和第五級(jí)預(yù)先確定的電位中間的電位差值，最低0.3倍、最高0.6倍于在第一級(jí)和第二級(jí)預(yù)先確定的電位中的較大電位差值和在第一級(jí)和第五級(jí)預(yù)先規(guī)定電位中的較大的電位差值。7.按照權(quán)利要求1至6之一的矩陣存儲(chǔ)器，其中，分析電路(AWS)包含三個(gè)比較電路(K1，K2，K3)，其中，第一個(gè)比較電路(K1)的輸入端和一個(gè)第一參考電位(Vref，1)相連接，第二個(gè)比較電路(K2)的輸入端和一個(gè)第二參考電位(Vref，2)相連接，第三個(gè)比較電路(K3)的輸入端和一個(gè)第三參考電位(Vref，3)相連接，其中，這些比較電路的各個(gè)其它輸入端相互電導(dǎo)通地連接在一起，并且和另外的開(kāi)關(guān)(Sn，read)電導(dǎo)通地連接，其中，如果第二級(jí)預(yù)先確定的電位位于在這個(gè)成偶數(shù)編號(hào)列中的電阻的第二端口上，第五級(jí)預(yù)先確定的電位位于在這個(gè)非偶數(shù)編號(hào)列中的電阻的第二端口上，并且第三級(jí)預(yù)先確定的電位位于這些電阻每次至少一個(gè)這樣電阻的第三端口上，這些電阻被排列在這個(gè)成偶數(shù)編號(hào)的列中，并且第三級(jí)預(yù)先確定的電位位于這些電阻每次至少一個(gè)這樣電阻的第三端口上，這些電阻被排列在非偶數(shù)編號(hào)的列中，那么位于在電阻的相互連接在一起的第一端口上的這個(gè)第一參考電位處在第二級(jí)電位和這個(gè)中間電位的之間，這些電阻是在一個(gè)非偶數(shù)編號(hào)列和接下來(lái)成偶數(shù)編號(hào)列之內(nèi)，其中，這個(gè)第二參考電位處于第五級(jí)預(yù)先確定的電位和這個(gè)中間電位的中間，其中，這個(gè)第三參考電位處于第一級(jí)預(yù)先確定的電位和第二級(jí)預(yù)先確定的電位中間，并且處于第一級(jí)預(yù)先確定電位和第五級(jí)預(yù)先確定的電位中間。8.按照權(quán)利要求7的矩陣存儲(chǔ)器，其中，預(yù)先規(guī)定了邏輯門電路，它的輸入端和比較電路(K1，K2，K3)的輸出端是如此連接的，在這個(gè)門電路的輸出端上實(shí)現(xiàn)了用低或高電平代表的二個(gè)同時(shí)被讀出存儲(chǔ)單元中某一個(gè)單元的內(nèi)容。9.按照權(quán)利要求8的矩陣存儲(chǔ)器，其中，第一比較電路(K1)的反向輸入端和第一參考電位(Vref，1)相連接，其中，第二比較電路(K2)的反向輸入端和第二參考電位(Vref，2)相連接，其中，第三比較電路(K3)的非反向輸入端和第三參考電位(Vref，3)相連接，其中，邏輯門電路是一個(gè)“與”門電路(AND1)和一個(gè)“與非”門電路(NAND1)，其中，第一和第二比較電路的輸出端和這個(gè)“與”門電路的某一個(gè)輸入端相連接，其中，這樣的比較電路的輸出端和這個(gè)“與非”門電路的輸入端相連接，其中的這些比較電路的輸入端是與最低的和最高的參考電位相連接的。全文摘要具有改善的虛地結(jié)構(gòu)和分析電路的矩陣存儲(chǔ)器,在讀過(guò)程中,可以從中通過(guò)位線同時(shí)讀出二個(gè)相鄰的存儲(chǔ)單元(Z文檔編號(hào)G11C17/12GK1175775SQ97115480公開(kāi)日1998年3月11日申請(qǐng)日期1997年7月31日優(yōu)先權(quán)日1996年8月1日發(fā)明者R·特韋斯,P·W·巴瑟,M·波爾夫,D·施密特－蘭德西德?tīng)柹暾?qǐng)人:西門子公司