專利名稱：半導體集成電路的制作方法
技術領域：
本發(fā)明涉及半導體集成電路，特別涉及具有將外部供給的電源電壓變換成規(guī)定的電壓并供給內(nèi)部電路的內(nèi)部電源電路、以脈沖串方式工作的半導體集成電路。


圖15是表示以脈沖串方式工作的64M位×8同步DRAM的先有例的概略框圖。
圖15中，同步DRAM(下稱SDRAM)200包括具有內(nèi)部電源降壓電路201、基板電壓發(fā)生電路202、升壓電壓發(fā)生電路203及基準電壓發(fā)生電路204的內(nèi)部電源電路205。另外，SRAM200包括具有地址緩沖電路206、控制信號緩沖電路207、時鐘緩沖電路208、四個存儲器陣列組209、210、211、212、進行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路213以及方式寄存器電路214，還包括控制各存儲器陣列組209～212及輸入輸出緩沖電路213的控制電路215。
上述內(nèi)部電源降壓電路201將從電源端子Vcc供給的外部電源電壓降壓生成內(nèi)部電源電壓int.Vcc，供給SDRAM200的各內(nèi)部電路，利用從基準電壓發(fā)生電路204輸入的基準電壓Vref來確定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路201控制內(nèi)部電源電壓int.Vcc的電壓值并進行輸出，使之成為從基準電壓發(fā)生電路204輸入的基準電壓Vref?；咫妷喊l(fā)生電路202生成半導體基板的偏壓并輸出，向半導體基片上施加負的基板電壓Vbb。升壓電壓發(fā)生電路203將從電源端子Vcc供給的外部電源電壓進行升壓生成升壓電壓Vpp，供給各存儲器陣列組209～212。
上述地址緩沖電路206與從外部輸入地址信號的地址信號輸入端相連，例如與輸入組選擇信號的BA0、BA1端子、輸入地址信號的A0-A11端子相連。另外，控制信號緩沖電路207分別與從外部輸入控制信號的各個控制信號輸入端子相連，例如與輸入芯片選擇信號的/CS端子、輸入行地址選通脈沖信號的/RAS端子、輸入列地址選通脈沖信號的/CAS端子、輸入寫允許信號的/WE端子及輸入輸入輸出屏蔽信號的DQM端子相連。
上述時鐘緩沖電路208，從外部輸入的時鐘信號生成內(nèi)部時鐘信號并輸出，與地址緩沖電路206、控制信號緩沖電路207、輸入輸出緩沖電路213及控制電路215相連。時鐘緩沖電路208還與輸入從外部來的時鐘信號的CLK端子以及輸入時鐘允許信號的CKE端子相連。
上述控制電路215分別與各存儲器陣列組209～212相連，并與地址緩沖電路206、控制信號緩沖電路207及輸入輸出緩沖電路213相連。另外，在從地址信號輸入端子輸入的地址信號判斷脈沖串長時，根據(jù)控制電路使用上述方式寄存器電路214。
在上述結構中，設SDRM200能夠將脈沖串長改變?yōu)?、2、4、8?？刂齐娐?15例如在/C8端子、/RAS端子、/CAS端子及/WE端子都為“L”電平時向方式寄存器電路214輸出設定信號，接受該設定信號的方式寄存器電路214分別檢查地址緩沖電路206輸入的地址信號中表示脈沖串長的規(guī)定的多個信號?？刂齐娐?15參照方式寄存器電路214中鎖存的信號電平，控制進行脈沖串傳遞動作時的脈沖串長。
然而，在上述內(nèi)部電源降壓電路201及升壓電壓發(fā)生電路203中，由于脈沖串長度長時變得比脈沖長度短時消耗的電流還大，所以存在著輸出電壓的內(nèi)部電源電壓int.Vcc及升壓電壓Vpp降低變大的問題。另外，在基板電壓發(fā)生電路202中，存在著脈沖串長度長時的輸出電壓的負電壓基板電壓Vbb比脈沖串長度短時更容易上升的問題。
本發(fā)明系為解決上述問題而做，其目的在于得到一種包括向內(nèi)部電路供給不隨脈沖串長變化、穩(wěn)定的輸出電壓的內(nèi)部電源電路、以脈沖串方式工作的半導體集成電路。
與本發(fā)明的第一方面有關的半導體集成電路，在以脈沖串方式工作的半導體集成電路中，包括根據(jù)規(guī)定的基準電壓對來自外部的電源電壓進行降壓、生成內(nèi)部電源電壓并輸出的內(nèi)部電源降壓部和從外部輸入的地址數(shù)據(jù)判斷脈沖串長的脈沖串長判定部，脈沖串長判定部判定的脈沖串長越長，相對于內(nèi)部電源電壓的降低來說，上述內(nèi)部電源降壓部的輸出電流的增加速度就越快。
與本發(fā)明的第二方面有關的半導體集成電路，在與本發(fā)明有關的第一方面中，上述內(nèi)部電源降壓部包括輸入輸出的內(nèi)部電源電壓和規(guī)定的基準電壓的差動放大電路部、控制流到該差動放大電路部的電流并控制差動放大電路部的增益的增益控制部、根據(jù)上述差動放大電路部的輸出電壓改變電流供給能力的輸出電路部，脈沖串長越長，上述增益控制部就使流到差動放大電路中的電流增加，使差動放大電路部的增益就變大。
與本發(fā)明的第三方面有關的半導體集成電路，在與本發(fā)明有關的第二方面中，上述增益控制部由向差動放大電路部提供電流的柵極尺寸不同的多個MOS晶體管形式，脈沖串長越長，就使漏極電流大的MOS晶體管動作，使流到差動放大電路部的電流增加。
與本發(fā)明的第四方面有關的半導體集成電路，在與本發(fā)明的第二方面中，上述增益控制電路由向差動放大電路部提供電流的多個MOS晶體管形成，脈沖串長越長，就使動作的MOS晶體管數(shù)增加，使流到差動放大電路部的電流增加。
與本發(fā)明的第五方面有關的半導體集成電路，在本發(fā)明的第二方面中，上述增益控制部由向差動放大電路部提供電流的MOS晶體管和根據(jù)脈沖串長控制該MOS晶體管的柵極電壓的柵極電壓控制電路組成，柵極電壓控制電路控制上述MOS晶體管的柵極電壓，以便使脈沖串長越長，供給差動放大電路部的電流就越增加。
與本發(fā)明的第六方面有關的半導本集成電路，在由脈沖串方式動作的半導體集成電路中，包括生成多個不同的基準電壓并輸出的基準電壓發(fā)生部、選擇由該基準電壓發(fā)生部輸入的基準電壓并根據(jù)該選擇的基準電壓將來自外部的電源電壓降壓生成內(nèi)部電源電壓并輸出的內(nèi)部電源降壓部以及從外部輸入的地址數(shù)據(jù)判定脈沖串長的脈動串長判定部，脈沖串長判定部判定的脈沖串長越長，上述內(nèi)部電源降壓部就選擇越大的基準電壓，補償內(nèi)部電源電壓的降低。
與本發(fā)明的第七方面有關的半導體集成電路，在本發(fā)明的第六方面中，上述內(nèi)部電源降壓部包括根據(jù)脈沖串長選擇來自基準電壓發(fā)生部的基準電壓的基準電壓選擇部、輸入輸出的內(nèi)部電源電壓和基準電壓選擇部選擇的基準電壓的差動放大電路部以及根據(jù)差動放大電路部的輸出電壓改變電流供給能力的輸出電路部，脈沖串長越大，上述基準電壓選擇部就選擇越大的基準電壓。
與本發(fā)明的第八方面有關的半導體集成電路，在以脈沖串方式工作的半導體集成電路中，包括根據(jù)規(guī)定的基準電壓將來自外部的電源電壓降壓、生成內(nèi)部電源電壓并輸出的內(nèi)部電源降壓部以及從外部輸入的地址數(shù)據(jù)判定脈沖串長的脈沖串長判定部，脈沖串長判定部判定的脈沖串長越長，上述內(nèi)部電源降壓部就使輸出電流供給能力增加。
與本發(fā)明的第九方面有關的半導體集成電路，在本發(fā)明的第八方面中，上述內(nèi)部電源降壓部包括輸入輸出的內(nèi)部電源電壓和規(guī)定的基準電壓的差動放大電路部以及根據(jù)脈沖串長改變電流供給能力的輸出電路部，脈沖串長越長，該輸出電路部就使電流供給能力增加。
與本發(fā)明的第十方面有關的半導體集成電路，在本發(fā)明的第一至第九方面中，還包括生成半導體基本板的偏置電壓并輸出、向半導體基板施加基板電壓的基板電壓發(fā)生部，脈沖串長判定部判定的脈沖串長越長，該基板電壓發(fā)生部對基板電壓的上升的響應性越好，檢測出基板電壓上升的速度越快。
與本發(fā)明的第十一方面有關的半導體集成電路，在本發(fā)明的第一至十方面中，還包括將外部來的電源電壓升壓、生成升壓電壓并輸出的升壓電壓生成部，脈沖串長判定部判定的脈沖串長越長，該升壓電壓發(fā)生部對升壓電壓降低的響應性越好，檢測出升壓電壓降低的速度越快。
與本發(fā)明的第十二方面有關的半導體集成電路，在以脈沖串方式工作的半導體集成電路中，包括生成半導體基板的偏置電壓并輸出、向半導體基板施加基板電壓的基板電壓發(fā)生部和從外部輸入的地址數(shù)據(jù)判斷脈沖串長的脈沖串長判定部，脈沖串長判定部判定的脈沖串長越長，上述基板電壓發(fā)生部對基板電壓上升的響應性越好，檢測出基板電壓上升的速度越快。
與本發(fā)明的第十三方面有關的半導體集成電路，在本發(fā)明的第十二方面中，上述基板電壓發(fā)生部包括降低基板電壓的充電泵電路部和檢測輸出的基板電壓、如果基板電壓大于規(guī)定值就使充電泵電路部動作的基板電壓檢測部，脈沖串長越長，上述基板電壓檢測部對基板電壓的上升的響應性越好，檢測出基板電壓大于規(guī)定值的速度越快。
與本發(fā)明的第十四方面有關的半導體集成電路，在以脈沖串方式工作的半導體集成電路中，包括將來自外部的電源電壓升壓生成升壓電壓并輸出的升壓電壓發(fā)生部和從外部輸入的地址數(shù)據(jù)判定脈沖串長的脈沖串長判定部，脈沖串長判定部判定的脈沖串越長，上述升壓電壓發(fā)生部對升壓電壓的降低的響應性越好，檢測出升壓電壓降低的檢測速度變快。
與本發(fā)明的第十五方面有關的半導體集成電路，在本發(fā)明的第十四方面中，上述升壓電壓發(fā)生部包括使升壓電壓上升的充電泵電路部和檢測輸出的升壓電壓、如果升壓電壓小于規(guī)定值就使充電泵電路部動作的升壓電壓檢測部，脈沖串長越長，上述升壓電壓檢測部對升壓電壓的降低的響應性越好，檢測出升壓電壓小于規(guī)定值的速度越快。
圖1是表示本發(fā)明的實施例1的半導體集成電路例的概略框圖；圖2是表示圖1中的方式寄存器電路19的電路例的圖；圖3是表示圖1中的內(nèi)部電源降壓電路2的電路例的圖；圖4是表示本發(fā)明的實施例1中的半導體集成電路的變形例的電路圖；圖5是表示本發(fā)明的實施例2中的半導體集成電路例的概略框圖；圖6是表示圖5中的內(nèi)部電源降壓電路51的電路例的圖；圖7是表示本發(fā)明的實施例3中的半導體集成電路例的概略框圖；圖8是表示圖7中的內(nèi)部電源降壓電路71的電路例的圖；圖9是表示本發(fā)明的實施例4中的半導體集成電路例的概略框圖；圖10是表示圖9中的內(nèi)部電源降壓電路91的電路例的圖；圖11是表示本發(fā)明的實施例5中的半導體集成電路例的概略框圖；圖12是表示圖11中的基板電壓發(fā)生電路111的電路例的圖；圖13是表示本發(fā)明的實施例6中的半導體集成電路例的概略框圖；圖14是表示圖13中的升壓電壓發(fā)生電路131的電路例的圖；圖15是表示以脈沖串方式工作的64M位×8同步DRAM的先有例的概略框圖。
接著，根據(jù)附圖所示的實施例詳細說明本發(fā)明。
實施例1圖1是表示本發(fā)明的實施例1的半導體集成電路例的概略框圖，作為例子示出了以脈沖串方式工作的64M位×8的同步DRAM。設圖1所示的同步DRAM能夠將脈沖串長變?yōu)?、2、4、8。
圖1中，同步DRAM(下稱SDRAM)1包括具有內(nèi)部電源降壓電路2、基板電壓發(fā)生電路3、升壓電壓發(fā)生電路4以及生成基準電壓Vref并輸出的基準電壓發(fā)生電路5的內(nèi)部電源電路10。另外，SARAM1還包括具有地址緩沖電路11、控制信號緩沖電路12、時鐘緩沖電路13、四個存儲器陣列組14、15、16、17、進行數(shù)據(jù)輸入輸出的輸入輸出緩沖電路18以及方式寄存器電路19且控制各個存儲器陣列組14～17及輸入輸出緩沖電路18的控制電路20。另外，上述內(nèi)部電源降壓電路2及基準電壓發(fā)生電路5形成內(nèi)部電源降壓部，上述方式寄存器電路19形成脈沖串長判定部。
上述內(nèi)部電源電路10與從外部供給電源和電源端子Vcc相連，上述基準電壓發(fā)生電路5與內(nèi)部電源降壓電路2相連，內(nèi)部電源降壓電路2與SDRAM1的各個內(nèi)部電路相連，但省略了其連接。上述基板電壓發(fā)生電路3與形成SDRAM1的半導體基板相連，但省略其連接。上述升壓電壓發(fā)生電路4分別與存儲器陣列組14～17相連。
從外部輸入地址信號的A0～A11端子及從外部輸入組選擇信號的BA0及BA1端子分別與上述地址緩沖電路11相連，地址緩沖電路11與控制電路20相連。另外，輸出芯片選擇信號的/CS端子，輸入行地址選通脈沖信號的/RAS端子、輸出列地址選通脈沖信號的/CAS端子、輸入寫允許信號的/WE端子及輸入輸出屏蔽信號的DQM端子分別與上述控制信號緩沖電路12相連，控制信號緩沖電路12與控制電路20相連。
從外部輸入時鐘信號的CLK端子以及輸入從外部輸入的時鐘允許信號的CKE端子分別與上述時鐘緩沖電路13相連，時鐘緩沖電路13分別與地址緩沖電路11、控制信號緩沖電路12、輸入輸出緩沖電路18及控制電路20相連。另外，方式寄存器電路19與內(nèi)部電源降壓電路2相連，控制電路20分別與各存儲器陣列組14～17相連，另外，還與輸入輸出緩沖電路18相連。進行數(shù)據(jù)輸入輸出的數(shù)據(jù)輸入輸出端子DQ1～DQ7分別與輸入輸出緩沖電路18相連。
上述內(nèi)部電源降壓電路2將電源端子Vcc供給的來自外部的電源電壓降壓、生成內(nèi)部電源電壓int.Vcc，供給SDRAM1的各內(nèi)部電路。利用從基準電壓發(fā)生電路5輸入的基準電壓Uref確定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路2控制內(nèi)部電源電壓int.Vcc的電壓值，使其成為從基準電壓發(fā)生電路5輸入的基準電壓Vref并將其輸出。基板電壓發(fā)生電路3生成半導體基片的偏置電壓并輸出，向半導體基板施加負的基板電壓Vbb。升壓電壓發(fā)生電路4對電源端子Vcc供給的來自外部的電源電壓進行升壓，生成升壓電壓Vpp，分別供給各個存儲器陣列組14～17。
上述時鐘緩沖電路13利用來自外部輸入的時鐘信號生成內(nèi)部時鐘信號并輸出，地址緩沖電路11、控制信號緩沖電路12、輸入輸出緩沖電路18和控制電路20根據(jù)時鐘緩沖電路13輸入的內(nèi)部時鐘信號而動作。從地址信號輸入端子輸入的地址信號進行脈沖串長的判定時，控制電路20使用方式寄存器電路19。
例如在/CS端子、/RAS端子、/CAS端子及/WE端子都為“L”電平時，上述控制電路20向方式寄存器電路19輸出設定信號，接收該設定信號的方式寄存器電路19分別鎖存地址緩沖電路11輸入的地址信號中表示脈沖串長的規(guī)定的多個信號?？刂齐娐?0參照方式寄存器電路19中鎖存的信號電平來控制進行脈沖串傳遞動作時的脈沖串長。另外，上述內(nèi)部電源降壓電路2根據(jù)方式寄存器電路19輸出的表示脈沖串長的信號來切換電流供給能力。
圖2是表示方式寄存器電路19的電路例的圖。
圖2中，方式寄存器電路19由三個寄存器電路31、32、33形成，由于各寄存器電路的結構分別相同，故以寄存器電路32為例進行說明。寄存器電路32由三態(tài)反相電路35和三個反相電路36、37、38形成。
三態(tài)反相電路35包括反相控制輸入35a和非反相控制輸入35b兩個控制信號輸入，向反相控制輸入35a輸入“L”電平的信號，同時，向非反相控制輸入356輸入“H”電平的信號，作為反相器電路工作。另外，三態(tài)反相電路35在向反相控制輸入35a輸入“H”電平的信號或向非反相控制輸入35b輸入“L”電平的信號時，輸出變成高阻狀態(tài)。
三態(tài)反相電路35的輸入作為寄存器電路32的輸入，利用控制電路20向該輸入端輸入從地址輸入端子通過地址緩沖電路11輸入的地址信號中的、輸入到地址輸入端子A1中的信號。另外，反相電路36及37形成鎖存電路，反相電路36的輸出和反相電路37的輸入的連接部與三態(tài)反相電路35的輸入相連。反相電路36的輸入和反相電路37的輸入的連接部作為寄存器電路32的非反相輸出MA1并與反相器電路38的輸入相連，反相電路38的輸出作為寄存器電路32的反相輸出/MA1。
在設定寄存器電路32時，例如在/CS端子、/RAS端子、/CAS端子及/WE端子都變成為“L”電平時，控制電路20向三態(tài)反相電路35的非反相控制輸入35b輸出“H”電平的單脈沖信號即方式寄存器設定信號MRSET，向反相控制輸入35a輸出方式寄存器設定信號MRSET的反相信號/MRSET。因此，三態(tài)反相電路35在輸入方式寄存器設定信號MRSE及其反相信號/MRSET期間作為反相電路而動作。
同樣，向作為寄存器電路31的輸入的三態(tài)反相電路的輸入端輸入已從地址輸入端子通過地址緩沖電路輸入的地址信號中輸入到地址輸入端子A0的信號，向作為寄存器電路33的輸入的三態(tài)反相電路的輸入端輸入已從地址輸入端子通過地址緩沖電路11輸入的地址信號中輸入到地址輸入端子A2的信號。
控制電路20在設定方式寄存器電路19時，分別向寄存器電路31～33的各個三態(tài)反相電路的非反相控制輸入端輸出上述方式寄存器設定信號MRSET，同時分別向各個三態(tài)反相電路的反相控制輸入端輸出方式寄存器設定信號MRSET的反相信號MRSET。這樣，在寄存器電路31的鎖存電路中鎖存已輸入到地址輸入端子A0的一位數(shù)據(jù)，在寄存器電路32的鎖存電路中鎖存已輸入到地址輸入端子A1的一位數(shù)據(jù)，在寄存器電路33的鎖存電路中鎖存已輸入到地址輸入端子A2的一位數(shù)據(jù)。
另外，如果將寄存器電路31中的非反相輸出作為MA0、將反相輸出作為/MA0、將寄存器電路33中的非反相輸出作為MA2、將反相輸出作為/MA2的話，則控制電路20使用下表1控制利用MA0～MA2的值進行脈沖串傳送動作時的脈沖串長。
這里，根據(jù)上表1，MA1的值為“L”電平的“0”時，脈沖串長為1或2，MA1的值為“H”電平的“1”時，脈沖串長為4或8。因此，利用MA1及/MA1的值，能夠切換脈沖串長1或2時，以及脈沖串長為4或8時的內(nèi)部電源降壓電路2的電流供給能力。
圖3是表示內(nèi)部電源降壓電路2的電路例的圖。
圖3中，內(nèi)部電源降壓電路2由兩個P溝道型MOS晶體管41、42和兩個n溝道型MOS晶體管43、44形成的差動放大電路45以及兩個n溝道型MOS晶體管46和47形成，包括進行差動放大電路45的增益控制的增益控制電路48和形成輸出電路的P溝道型MOS晶體管49。另外，上述差動放大電路45作為差動放大電路部，上述增益控制電路48作為增益放大部，P溝道型MOS晶體管49作為輸出電路部。
在差動放大電路45中，連接P溝道型MOS晶體管41及42的各個柵極，該連接部與P溝道型MOS晶體管41的漏極相連。P溝道型MOS晶體管41及42的各個源極分別與電源端子相連。另外，P溝道型MOS晶體管41的漏極與n溝道型MOS晶體管43的漏極相連，P溝道型MOS晶體管42的漏極與n溝道型MOS晶體管44的漏極相連，P溝道型MSO晶體管49的柵極與該連接部相連。
向n溝道型MOS晶體管43的柵極輸入從內(nèi)部電源降壓電路2輸出的內(nèi)部電源電壓int.Vec，n溝道型MOS晶體管44的柵極與基準電壓發(fā)生電路5相連，輸入基準電壓Vref。連接n溝道型MOS晶體管43及44的各源極，在增益放大電路48中，該連接部與n溝道型MOS晶體管46及47的各漏極的連接部相連。
n溝道型MOS晶體管46及47的各源極連接并接地。n溝道型MOS晶體管46及47的各柵極分別與方式寄存器電路19相連，n溝道型MOS晶體管46的柵極與寄存器電路32的非反相輸出MA1相連，n溝道型MOS晶體管47的柵極與寄存器電路19的反相輸出/MA1相連。另外，P溝道型MOS晶體管49源極與電源端子Vcc相連，P溝道型MOS晶體管49的漏極作為內(nèi)部電源降壓電路2的輸出，從P溝道型MOS晶體管49的漏極輸出內(nèi)部電源電壓int.Vcc。
在上述構成中，形成增益控制電路48的n溝道型MOS晶體管46及47做成為柵極尺寸不同的MOS晶體管，而且，n溝道MOS晶體管46流過比n溝道型MOS晶體管47更大的電流。即，n溝道型MOS晶體管47做成為其柵極寬度比n溝道型MOS晶體管46更窄，或者其柵極長度更長。
通過這樣做，脈沖串長為1或2時，方式寄存器電路19的非反相輸出MA1成為“L”電平，方式寄存器電路19的反相輸出/MA1成為“H”電平，n溝道型MOS晶體管46截止，同時，n溝道型MOS晶體管47導通，n溝道型MOS晶體管47流過漏極電流id12。接著，脈沖串長為4或8時，方式寄存器電路19的非反相輸出MA1成為“H”電平，方式寄存器電路19的反相輸出/MA1成為“L”電平，n溝道型MOS晶體管46導通，同時，n溝道型MOS晶體管47截止，n溝道型MOS晶體管46流過漏極電流id48。
這里，n溝道型MOS晶體管46流過比n溝道型MOS晶體管47更大的電流，所以，id48＞id12。即，上述n溝道型MOS晶體管46導通時，流過差動放大電路45的電流比n溝道型MOS晶體管47導通時大。
流過上述差動放大電路45的電流越大，差動放大電路45的增益越大，響應性變好，對內(nèi)部電源電壓int.Vcc的降低，能夠在短時間降低P溝道型MOS晶體管49的柵極電壓。另外，P溝道型MOS晶體管49在降低柵極電壓時流過的電流變大。因此，脈沖串長為4或8時與脈沖串長為1或2時相比對內(nèi)部電源電壓int.Vcc的降低能夠在短時間提供較多的電流，能夠防止內(nèi)部電源電壓int.Vcc的降低。
另一方面，在上述圖3中，n溝道型MOS晶體管47的柵極與方式寄存器電路19的反相輸出/MA1相連，但作為實施例1的變形例，如圖4所示，也可以使n溝道型MOS晶體管47的柵極不與反相輸出/MA1相連而與電源端子Vcc相連，使之常時為“H”電平，使n溝道型MOS晶體管常時導通。通過這樣做，在脈沖串長1或2時，只導通n溝道型MOS晶體管47，在脈沖串長為4或8時，導通n溝道型MOS晶體管46和47。因此，脈沖串長為4或8時流過差動放大電路45的電流比脈沖長為1或2時大，能夠得到和圖3所示的情況相同的效果。
這樣，本發(fā)明的實施例1中的半導體集成電路在內(nèi)部電源降壓電路的差動放大電路45中根據(jù)脈沖串長改變增益和響應性。即，在內(nèi)部電源降壓電路2中，與脈沖串長為1或2時相比，脈沖串長為4或8時的差動放大電路45的增益大，響應性變好。因此，內(nèi)部電源降壓電路2在脈沖串長為4或8時，對內(nèi)部電源電壓int.Vcc的降低，能夠在短時間供給多的電流，因此，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓int.Vcc的降低。另外，脈沖串長短時，能夠減少差動放大電路45消耗的電流，能夠謀求SDKAM中消耗電流的降低。
實施例2
在此實施例1中，由兩個n溝道型MOS晶體管46及47形成增益控制電路48，使用兩個n溝道型MOS晶體管46及47，在脈沖串長為1或2時和脈沖串長為4或8時，通過改變流到差動放大電路45中的電流來改變差動放大電路45的增益和響應性，但也可以用一個n溝道型MOS晶體管控制流到差動放大電路4中的電流，這就是本發(fā)明的實施例2的內(nèi)容。
圖5是表示本發(fā)明的實施例2中的半導體集成電路例的概略框圖，例示了以脈沖串方式工作的64M位×8的同步DRAM。圖5中，與上述圖1相同的部件用相同的符號來表示，這里省略其說明，只說明與圖1的不同點。圖5所示的SDRAM能夠將脈沖串長改變?yōu)?、2、4、8。
圖5和圖1的不同點在于，通過改變圖1的內(nèi)部電源降壓電路2中的電路結構來做成內(nèi)部電流降壓電路51，同時添加第一電壓發(fā)生電路52及第二電壓發(fā)生電路。圖1的內(nèi)部電源電路10包括內(nèi)部電源降壓電路51、基板電壓發(fā)生電路3、升壓電壓發(fā)生電路4、基準電壓發(fā)生電路5、第一電壓發(fā)生電路52及第二電壓發(fā)生電路53，將圖1的內(nèi)部電源電路10作為內(nèi)部電源電路54，同時，將圖1的SDRAM1作為SDRAM55。上述內(nèi)部電源降壓電路51作為內(nèi)部電源降壓部。
圖5中，SDRAM55包括具有內(nèi)部電源降壓電路51、基板電壓發(fā)生電路3、升壓電壓發(fā)生電路4、基準電壓發(fā)生電路5、生成規(guī)定電壓Va12并輸出的第一電壓發(fā)生電路52以及生成規(guī)定電壓Va48并輸出的第二電壓發(fā)生電路53的內(nèi)部電源電路54。另外，SDRAM55具有地址緩沖電路11、控制信號緩沖電路12、時鐘緩沖電路13、四個存儲器陣列組14、15、16、17、進行數(shù)據(jù)輸入輸出的輸入輸出緩沖電路18和方式寄存器電路19，還包括對各存儲器陣列組14～17及輸入輸出緩沖電路18進行控制的控制電路20。
上述內(nèi)部電源電路54與從外部供給電源的電源端子Vcc相連，上述基準電壓發(fā)生電路5、第一電壓發(fā)生電路52及第二電壓發(fā)生電路F3分別與內(nèi)部電源降壓電路51相連，內(nèi)部電源降壓電路51與SDRAM55的各個內(nèi)部電路相連，但省略了其連接。另外，方式寄存器電路19與內(nèi)部電源降壓電路51相連。
上述內(nèi)部電源降壓電路51對電源端子Vcc供給的、來自外部的電源電壓進行降壓生成內(nèi)部電源電壓int.Vcc，供成SDRAM55的各個內(nèi)部電路，根據(jù)基準電壓發(fā)生電路5輸入的基準電壓Vref，來確定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路51控制內(nèi)部電源電壓int.Vcc的電壓值使之成為基準電壓發(fā)生電路5輸入的基準電壓Vref并將其輸出。內(nèi)部電源降壓電路51，根據(jù)表示方式寄存器電路19輸出的脈沖串長的信號來切換電流供給能力。
圖6是表示內(nèi)部電源降壓電路51的電路例的圖。圖6中，與圖3相同的部件用相同的符號表示，這里省略其說明，說明與圖3的不同點。
圖6中與圖3的不同點在于，用n溝道型MOS晶體管61和兩個傳輸門62及63形成增益控制電路48，將圖3的增益控制電路48作為增益控制電路64。另外，上述增益控制電路64、第一電壓發(fā)生電路52及第二電壓發(fā)生電路53作為增益控制部，上述傳輸門62及63作為柵極電壓控制電路。
圖6中，內(nèi)部電源串壓電路51由差動放大電路45、n溝道型MOS晶體管61、傳輸門62及63形成，包括控制差動放大電路45的增益的增益控制電路64和形成輸出電路的P溝道型MOS晶體管49。
連接n溝道型MOS晶體管43及44的各源極，該連接部與n溝道型MOS晶體管61的漏極相連，使n溝道型MOS晶體管61的源極接地。n溝道型MOS晶體管61的柵極分別連接傳輸門62及63的各個輸出，傳輸門62的輸入與第一電壓發(fā)生電路52相連，傳輸門63的輸入與第二電壓發(fā)生電路53相連。
形成傳輸門62的P溝道型MOS晶體管的柵極和形成傳輸門63的n溝道型MOS晶體管的柵極分別與方式寄存器電路19的非反相輸出MA1相連，形成傳輸門62的n溝道型MOS晶體管的柵極和形成傳輸門63的P溝道型MOS晶體管的柵極分別與方式寄存器電路19的反相輸出/MA1相連。
在上述結構中，將第一電壓發(fā)生電路52輸入的規(guī)定電壓Va12輸入到傳輸門62的輸入端，將第二電壓發(fā)生電路53輸入的規(guī)定電壓Va48輸入到傳輸門63的輸入端。上述規(guī)定電壓Va12和Va18滿足Va48＞Va12的關系。在脈沖串長為1或2時，非反相輸出MA1為“L”電平，反相輸出/MA1為“H”電平。因此，傳輸門62導通成為導通狀態(tài)，傳輸門63截止成為非導通狀態(tài)。因此，將規(guī)定電壓Va12輸入到n溝道型MOS晶體管61的柵極。
另一方面，在脈沖串長為4或8時，非反相輸出MA1為“H”電平，反相輸出/MA1為“L”電平。因此，傳輸門62截止成為非導通狀態(tài)，傳輸門63導通成為導通狀態(tài)。因此，將規(guī)定的電壓Va48輸入到n溝道型MOS晶體管61的柵極。由于滿足上述Va48＞Va12的關系，所以，脈沖串長為4或8時，輸入到n溝道型MOS晶體管61的柵極的電壓比脈沖串長為1或2時的高，因此，n溝道型MOS晶體管61的漏極電流大，流到差動放大電路中45中的電流大。
流到上述差動放大電路45中的電流越大，差動放大電路45的增益越大，響應性越好，對內(nèi)部電源電壓int.Vcc的降低，能夠在短時間內(nèi)降低P溝道型MOS晶體管49的柵極電壓。另外，P溝道型MOS晶體管49在柵極電壓降低時，流過的電流變大。因此，與脈沖串長為1或2時相比，脈沖串為4或8時對內(nèi)部電源電壓int.Vcc的降低，能夠在短時間供給多的電流，能夠防止內(nèi)部電源電壓int.Vcc降低。
這樣，本發(fā)明的實施例2中的半導體集成電路，在內(nèi)部電源降壓電路2的差動放大電路45中，根據(jù)脈沖串長改變增益和響應性。即，在內(nèi)部電源降壓電路2中，脈沖串長為4或8時比脈沖串為1或2時的差動放大電路45的增益大，響應性好。因此，在脈沖串長為4或8時，對內(nèi)部電源電壓int.Vcc的降低，內(nèi)部電源降壓電路2，能夠在短時間提供多的電流，所以，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓int.Vcc的降低。另外，脈沖串長短時，能夠減少差動放大電路45消耗的電流，能夠謀求SDRAM中消耗電流的降低。
實施例3在上述實施例1及2中，通過改變流到差動放大電路45中的電流來改變差動放大電路45的增益和響應性，但也可以通過在脈沖串長為1或2時和脈沖串長為4或8時改變輸入到差動放大電路45的n溝道型MOS晶體管44的柵極的柵極電壓(即基準電壓)來補償脈沖串長長時產(chǎn)生的內(nèi)部電源電壓int.Vcc的降低，這就是本發(fā)明的實施例3。
圖7是表示本發(fā)明的實施例3中的半導體集成電路例的概略框圖，例示了以脈沖串方式工作的64M位×8的SDRAM。圖7中，與上述圖1相同的部件用相同的符號表示，這里省略其說明，僅說明與圖1的不同點。另外，圖7所示的SDRAM能夠將脈沖串長改變?yōu)?、2、4、8。
圖7中與圖1的不同點在于，不使用圖1的基準電壓發(fā)生電路5，通過改變圖1的內(nèi)部電源降壓電路2中的電路結構做成內(nèi)部電源降壓電路71，同時，添加第一基準電壓發(fā)生電路72和第二基準電壓發(fā)生電路73。由于圖1的內(nèi)部電源電路10包括內(nèi)部電源降壓電路71、基板電壓發(fā)生電路3、升壓電壓發(fā)生電路4、第一基準電壓發(fā)生電路72及第一基準電壓發(fā)生電路73，所以，將圖1的內(nèi)部電源電路10作為內(nèi)部電源電路74，同時，將圖1的SDRAM1作為SDRAM75。另外，將上述內(nèi)部電源降壓電路71作為內(nèi)部電源降壓部，將上述第一基準電壓發(fā)生電路72及第二基準電壓發(fā)生電路73作為基準電壓發(fā)生部。
圖7中，DRAM75具有包括內(nèi)部電源降壓電路71、基板電壓發(fā)電路3、升壓電壓發(fā)生電路4、生成基準電壓Vr12并輸出的第一基準電壓發(fā)生電路72和生成基準電壓Vr48并輸出的第二基準電壓發(fā)生電路73的內(nèi)部電源電路74。另外，SDRAM75包括地址緩沖電路71、控制信號緩沖電路12、時鐘緩沖電路13、四個存儲器陣列組14、15、16、17、進行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18和方式寄存器電路19，還有控制各存儲器陣列組14～17和輸入輸出緩沖電路18的控制電路20。
上述內(nèi)部電源電路74與從外部供給電源的電源端子Vcc相連，上述第一基準電壓發(fā)生電路72及第二基準電壓發(fā)生電路73分別與內(nèi)部電源降壓電路71相連，內(nèi)部電源降壓電路與SDRAM75的各內(nèi)部電路相連，但省略了其連接。另外，方式寄存器電路19與內(nèi)部電源降壓電路71相連。
上述內(nèi)部電源降壓電路71對電源端子Vcc供給的外部電源電壓進行降壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM75的各個內(nèi)部電路。利用第一基準發(fā)生電路72輸入的基準電壓或第二基準電壓發(fā)生電路73輸入的基準電壓Vr48來確定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路71控制內(nèi)部電源電壓int.Vcc的電壓值，使之成為第一基準電壓發(fā)生電路72輸入的基準電壓Vr12或第二基準電壓發(fā)生電路73輸入的基準電壓Vr48并將其輸出。內(nèi)部電源降壓電路71根據(jù)表示方式寄存器電路19輸出的脈沖串長的信號來進行基準電壓Vr12及Vr48的切換。
圖8是表示內(nèi)部電源降壓電路71的電路例的圖。圖8中，與圖3相同的部件用相同的符號表示，其說明省略，只說明與圖3的不同點。
圖8與圖3的不同點在于，不使用圖3的增益控制電路48，向圖3的差動放大電路45添加恒流源81，將圖3的差動放大電路45作為差動放大電路82，添加由傳輸門83和84構成的基準電壓切換電路85。另外，將上述差動放大電路82作為差動放大電路部，將上述基準電壓切換電路85作為基準電壓選擇部。
圖8中，內(nèi)部電源降壓電路71包括差動放大電路82、基準電壓切換電路85和形成輸出電路的P溝道型MOS晶體管49。差動放大電路82由兩個P溝道型MOS晶體管41、42、兩個n溝道型MOS晶體管43、44及恒流源81形成，恒流源81連接在n溝道型MOS晶體管43及44的各源板的連接部和接地之間?；鶞孰妷呵袚Q電路85由傳輸門83及84形成，傳輸門83及84的各輸出與n溝道型MOS晶體管44的柵極相連。另外，傳輸門83的輸入與第一基準電壓發(fā)生電路72相連，傳輸門84的輸入與第二基準電壓發(fā)生電路73相連。
形成傳輸門83的P溝道型MOS晶體管的柵極和形成傳輸門84的n溝道型MOS晶體管的柵極分別與方式寄存器19的非反相輸出MA1相連，形成傳輸門83的n溝道型MOS晶體管的柵極和形成傳輸門84的P溝道型MOS晶體管的柵極分別與方式寄存器電路19的反相輸出/MA1相連。
在上述結構中，將第一基準電壓發(fā)生電路72輸入的基準電壓Vr12輸入到傳輸門83的輸入端，將第二基準電壓發(fā)生電路73輸入的基準電壓Vr48輸入到傳輸門84的輸入端。上述基準電壓Vr12和Vr48滿足Vr48＞Vr12的關系。脈沖串長為1或2時，非反相輸出MA1為“L”電平，反相輸出/MA1為“H”電平。因此，傳輸門83導通變成導通狀態(tài)，傳輸門84截止變成非導通狀態(tài)。因此，將基準電壓Vr12輸入到n溝道型MOS晶體管44的柵極。
另一方面，脈沖串長為4或8時，非反相輸出MA1為“H”電平，反相輸出/MA1為“L”電平。因此，傳輸門83截止變成非導通狀態(tài)，傳輸門84導通的變成導通狀態(tài)。因此，將基準電壓Vr48輸入到n溝道型MOS晶體管44的柵極。由于滿足上述Vr48＞Vr12的關系，所以，脈沖串長為4或8時比脈沖串長為1或2時輸入到n溝道型MOS晶體管44的柵極中的電壓高，即，差動放大電路82的基準電壓高，因此，內(nèi)部電源降壓電路71輸出的內(nèi)部電源電壓int.Vcc高，能夠補償脈沖串長時內(nèi)部電源電壓int.Vcc的降低。
這樣，本發(fā)明的實施例3中的半導體集成電路能夠根據(jù)脈沖串長改變內(nèi)部電源降壓電路71輸出的內(nèi)部電源電壓int.Vcc的電壓。即，脈沖串長為4或8時內(nèi)部電源降壓電路71輸出的內(nèi)部電源電壓int.Vcc的電壓比脈沖串長為1或2時高，補償了脈沖串長長時產(chǎn)生的內(nèi)部電源電壓int.Vcc的降低。因此，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓int.Vcc的降低。
實施例4在上述實施例1至實施例3中，作為內(nèi)部電源降壓電路中的輸出電路的P溝道型MOS晶體管為1個，但也可以由多個P溝道型MOS晶體管形成內(nèi)部電源降壓電路的輸出電路，根據(jù)脈沖串長改變作為輸出電路的P溝道型MOS晶體管的導通個數(shù)，這樣，可以改變內(nèi)部電源降壓電路中的輸出電流供給能力，這就是本發(fā)明的實施例4。
圖9是表示本發(fā)明的實施例4中的半導體集成電路例的概略框圖。例示了以脈沖串方式工作的64M位×8同步DRAM。圖9中，與上述圖1相同的部件以相同的符號表示，其說明省略，說明與圖1的不同點。圖9所示的SDRAM能夠將脈沖串長改變?yōu)?、2、4、8。
圖9與圖1的不同點在于，通過改變圖1的內(nèi)部電源降壓電路2中的電路結構來作為內(nèi)部電源降壓電路91，圖1的內(nèi)部電源電路10包括內(nèi)部電源降壓電路91、基板電壓發(fā)生電路3、升壓電壓發(fā)生電路4及基準電壓發(fā)生電路5，所以，將圖1的內(nèi)部電源電路10作為內(nèi)部電源電路92，同時將圖1的SDRAM1作為SDRAM95。另外，上述內(nèi)部降壓電路91作為內(nèi)部電源降壓部。
圖9中，SDRAM95與包括具有內(nèi)部電源降壓電路91、基板電壓發(fā)生電路3、升壓電壓發(fā)生電路4及生成基準電壓Vref并輸出的基準電壓發(fā)生電路5的內(nèi)部電源電路92。另外，SDRAM95包括地址緩沖電路11、控制信號緩沖電路12、時鐘緩沖電路13、四個存儲器陣列組14、15、16、17、進行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18以及方式寄存器電路19，還包括對各存儲器陣列組14～17及輸入輸出緩沖電路18進行控制的控制電路20。
上述內(nèi)部電源電路92與從外部供給電源的電源端子Vcc相連，上述基準電壓發(fā)生電路5與內(nèi)部電源降壓電路91相連，內(nèi)部電源降壓電路91與SDRAM95的各內(nèi)部電路相連，其連接省略。上述基板電壓發(fā)生電路3與形成SDRAM95的半導體基板相連，其連接省略。上述方式寄存器電路19與內(nèi)部電源降壓電路91相連。
上述內(nèi)部電源降壓電路91對電源端子Vcc供給的來自外部的電源電壓進行降壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM95的各個內(nèi)部電路。根據(jù)基準電壓發(fā)生電路5輸入的基準電壓Vref來確定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路91控制內(nèi)部電源電壓int.Vcc的電壓值，使之成為基準電壓發(fā)生電路5輸入的基準電壓Vref并將其輸出。另外，上述內(nèi)部電源降壓電路91根據(jù)表示方式寄存器電路19輸出的脈沖串長的信號來切換電流供給能力。
圖10是表示內(nèi)部電源降壓電路91的電路例的圖。圖10中，與圖3相同的部件用相同的符號表示，其說明省略，只說明與圖3的不同點。
圖10與圖3的不同點在于，不使用圖3的增益控制電路48，向圖3的差動放大電路45添加了恒流源101，將圖3的差動放大電路45作為差動放大電路102，添加了兩個P溝道型MOS晶體管103、104及傳輸門105，由P溝道型晶體管49、103、104及傳輸門105形成輸出電路106。另外，上述差動放大電路102作為差動放大電路部，上述輸出電路106作為輸出電路部。
圖10中，內(nèi)部電源降壓電路91包括差動放大電路102和輸出電路106。差動放大電路102由兩個P溝道型MOS晶體管41、42、兩個n溝道型MOS晶體管43、44及恒流源101形成，恒流源101連接在n溝道型MOS晶體管43及44的各源極的連接部和接地間。輸出電路106由P溝道型MOS晶體管49、103、104及傳輸門105形成。
P溝道型MOS晶體管49的柵極與傳輸門105的輸入相連，傳輸門105的輸出與P溝道型MOS晶體管103的柵極相連，P溝道型MOS晶體管104的漏極與該連接部相連。P溝道型MOS晶體管103及104的各個源極分別與電源端子Vcc相連，P溝道型MOS晶體管103的漏極與P溝道型MOS晶體管49的漏極相連，該連接部作為內(nèi)部電源降壓電路91的輸出。
形成傳輸門105的n溝道型MOS晶體管的柵極及P溝道型MOS晶體管104的柵極分別與方式寄存器電路19的非反相輸出MA1相連，形成傳輸門105的P溝道型晶體管的柵極與方式寄存器電路19的反相輸出/MA1相連。
在上述結構中，在脈沖串長為1或2的情況下，非反相輸出MA1為“L”電平，反相輸出/MA1為“H”電平。因此，傳輸門105截止變成非導通狀態(tài)，P溝道型MOS晶體管104導通，P溝道型MOS晶體管103的柵極變成“H”電平，所以，P溝道型MOS晶體管103截止，變成非導通狀態(tài)。因此，內(nèi)部電源降壓電路91的輸出只從P溝道型MOS晶體管49供給輸出電流。
另一方面，在脈沖串長為4或8的情況下，非反相輸出MA1為“H”電平，反相輸出MA1為“L”電平。因此，傳輸門105導通變成導通狀態(tài)，P溝道型MOS晶體管104截止變成非導通狀態(tài)。因此，P溝道型MOS晶體管49及103的各個柵極變成連接狀態(tài)，內(nèi)部電源降壓電路91的輸出能夠供給來自P溝道型MOS晶體管49及103的輸出電流，內(nèi)部電源降壓電路91能夠比上述脈沖串長為1或2時增大輸出電流的電流供給能力。
這樣，本發(fā)明的實施例4中的半導體集成電路能夠根據(jù)脈沖串長改變內(nèi)部電源降壓電路91輸出的電流的電流供給能力。即，在脈沖串長為1或2的情況下，能夠減少內(nèi)部電源降壓電路91輸出的電流的電流供給能力，在脈沖串長為4或8的情況下，能夠增大內(nèi)部電源降壓電路91輸出的電流的電流供給能力。因此，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓int.Vcc的降低，在脈沖串長短的情況下，能夠減少來自內(nèi)部電源降壓電路91的輸出電流，能夠謀求降低SDRAM中的消耗電流。
實施例5在上述實施例1至實施例4中，根據(jù)脈沖串長進行內(nèi)部電源降壓電路的輸出控制，但本發(fā)明的實施例5是根據(jù)脈沖串長進行基板電壓發(fā)生電路的輸出控制的。
圖11是表示本發(fā)明的實施例5中的半導體集成電路例的概略框圖，例示了以脈沖串方式工作的64M位×8同步DRAM。圖19中，與上述圖1相同的部件示以相同的符號，此處省略其說明，只說明與圖1的不同點。另外，圖11所示的SDRAM能夠將脈沖串長改變?yōu)?、2、4、8。
圖11與圖1的不同點在于，通過改變圖1的基板電壓發(fā)生電路3中的電路結構做成基板電壓發(fā)生電路111，同時添加了第1電壓發(fā)生電路112及第二電壓發(fā)生電路113。圖1的內(nèi)部電源電路10具有內(nèi)部電源降壓電路2、基板電壓發(fā)電路111、升壓電壓發(fā)生電路4、基準電壓發(fā)生電路5、第1電壓發(fā)生電路112及第2電壓發(fā)生電路113，所以，將圖1的內(nèi)部電源電路10作為內(nèi)部電源電路114，同時將圖1的SDRAM1作為SDRAM115。上述基板電壓發(fā)生電路111、第1電壓發(fā)生電路112及第二電壓發(fā)生電路113作為基板電壓發(fā)生部。
圖11中，SDRAM115具有包括內(nèi)部電源降壓電路2、基板電壓發(fā)生電路111、升壓發(fā)生電路4、基準電壓發(fā)生電路5、生成規(guī)定的電壓Vb12并輸出的第一電壓發(fā)生電路112以及生成規(guī)定的電壓Vb48并輸出的第二電壓發(fā)生電路113的內(nèi)部電源電路114。另外，SDRAM115包括地址緩沖電路11、控制信號緩沖電路12、時鐘緩沖電路13、四個存儲器陣列組14、15、16、17、進行數(shù)據(jù)輸入輸出的輸入輸出緩沖電路18和方式寄存器電路19，還具有對各個存儲器陣列組14～17以及輸入輸出緩沖電路18進行控制的控制電路20。
上述內(nèi)部電源電路114與從外部供給電源的電源端子Vcc相連，上述基準電壓發(fā)生電路5與內(nèi)部電源降壓電路2相連，內(nèi)部電源降壓電路2與SDRAM115的各內(nèi)部電路相連，其連接省略。另外，上述第一電壓發(fā)生電路112及第二電壓發(fā)生電路113分別與基板電壓發(fā)生電路111相連，基板電壓發(fā)生電路111與形成SDRAM115的半導體基板相連，但其連接省略。另外，方式寄存器電路19分別與內(nèi)部電源降壓電路2和基板電壓發(fā)生電路111相連。
上述內(nèi)部電源降壓電路2對電源端子Vcc供給的、來自外部的電源電壓進行降壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM115的各個內(nèi)部電路?；咫妷喊l(fā)生電路111生成半導體基板的偏置電壓并輸出，向半導體基板施加負的基板電壓。
圖12是表示基板電壓發(fā)生電路111的電路例的圖。
圖12中，基板電壓發(fā)生電路111包括由三個P溝道型MOS晶體管121、122、123、兩個n溝道型MOS晶體管124、125及兩個傳輸門126、127形成的基板電壓檢測電路128和充電泵電路129。另外，基板電壓檢測電路128作為基板電壓檢測部，充電泵電路129作為充電泵電路部。
在基板電壓檢測電路128中，連接P溝道型MOS晶體管121及122的各個柵極，該連接部與P溝道型MOS晶體管121的漏極相連。另外，P溝道型MOS晶體管121及122的各個源極分別與電源端子Vcc相連。另外，P溝道型MOS晶體管121的漏極與n溝道型MOS晶體管124的漏極相連。P溝道型MOS晶體管122的漏極與n溝道型MOS晶體管125的漏極相連。該連接部作為基板電壓檢測電路128的輸出，與充電泵電路129的輸入相連。充電泵電路129的輸出作為基板電壓發(fā)生電路111的輸出，從充電泵電路129輸出基板電壓Vbb。
使n溝道型MOS晶體管124的源極接地，n溝道型MOS晶體管125的源極與P溝道型MOS晶體管123的源極相連。P溝道型MOS晶體管123的柵極與P溝道型MOS晶體管123的漏極相連，將基板電壓Vbb輸入到該連接部。連接n溝道型MOS晶體管124及125的各個柵極，分別將傳輸門126及127的各個輸出與該連接部相連。
傳輸門126的輸入與第一電壓發(fā)生電路112相連，傳輸門127的輸入與第二電壓發(fā)生電路113相連。形成傳輸門126的P溝道型MOS晶體管的柵極以及形成傳輸門127的n溝道型MOS晶體管的柵極分別與方式寄存器電路19的非反相輸出MA1相連，形成傳輸門126的n溝道型MOS晶體管的柵極以及形成傳輸門127的P溝道型MOS晶體管的柵極分別與方式寄存器電路19的反相輸出/MA1相連。
在上述結構中，將第一電壓發(fā)生電路112輸入的規(guī)定電壓Vb12輸入到傳輸門126的輸入端，將第二電壓發(fā)生電路113輸入的規(guī)定電壓Vb48輸入到傳輸門127的輸入端。上述規(guī)定的電壓Vb12和Vb48滿足Vb48＞Vb12的關系。在脈沖串長為1或2的情況下，非反相輸出MA1為“L”電平，反相輸出/MA1為“H”電平。因此，傳輸門126導通變成導通狀態(tài)，傳輸門127截止變成非導通狀態(tài)。因此，分別將規(guī)定的電壓Vb12輸入到n溝道型MOS晶體管124及125的各個柵極。
另一方面，在脈沖串長為4或8的情況下，非反相輸出MA1為“H”電平，反相輸出MA1為“L”電平。因此，傳輸門126截止變成非導通狀態(tài)，傳輸門127導通變成導通狀態(tài)。因此，分別將規(guī)定的電壓Vb48輸入到n溝道型MOS晶體管124及125的各個柵極。
n溝道型MOS晶體管124及125形成基板電壓檢測電路128的電流源。由于上述Vb48＞Vb12的關系，與脈沖串長為1或2的情況相比，脈沖串長為4或8時分別輸入到n溝道型MOS晶體管124及125的各個柵極上的電壓高，即，流到n溝道型MOS晶體管124及125中的電流大，P溝道型MOS晶體管121及122的各個柵極電壓變低，P溝道型MOS晶體管122的漏電流大。
基板電壓Vbb上升時，P溝道型MOS晶體管123截止變成非導通狀態(tài)，因此，上述基板電壓檢測電路128的輸出由“L”電平變成“H”電平，充電泵電路129的輸入由“L”電平變成“H”電平。這里，從P溝道型的MOS晶體管122流過的電流越大，基板電壓檢測電路128的輸出從“L”電平遷移到“H”電平的時間越短。就是說，由于基板電壓Vbb的上升，使P溝道型MOS晶體管123截止變成非導通狀態(tài)，所以，與脈沖串長為1和2時相比，脈沖串長為4或8時的基板電壓檢測電路128的輸出在短時間內(nèi)從“L”電平變成“H”電平，基板電壓檢測電路128的響應性好。
在基板電壓Vbb上升、基板電壓檢測電路128的輸出由“L”電平變成“H”電平時，上述充電泵電路129使基板電壓Vbb降低，基板電壓Vbb降低，P溝道型MOS晶體管123導通，基板電壓檢測電路128的輸出變成“L”電平，停止動作。
在本實施例5中，對上述實施例1中的基板電壓為發(fā)生電路3，根據(jù)脈沖串長改變基板電壓檢測電路的響應性，但本發(fā)明并不限于此，可將上述實施例2至實施例4中的基板電壓發(fā)生電路3置換成上述基板電壓發(fā)生電路111，同時添加第一電壓發(fā)生電路112及第二電壓發(fā)生電路113。另外，在具有先有的內(nèi)部電源降壓電路的內(nèi)部電源電路中，還可以包括第一電壓發(fā)生電路112及第二電壓發(fā)生電路113。
這樣本發(fā)明的實施例5中的半導體集成電路在基板電壓發(fā)生電路111的基板電壓檢測電路128中，根據(jù)脈沖串長改變響應性。即，在基板電壓發(fā)生電路111中，脈沖串長為4或8時比脈沖串長為1或2時的基板電壓檢測電路128的響應性好。因此，在脈沖串長為4或8時，基板電壓發(fā)生電路111能夠在短時間內(nèi)檢測基板電壓Vbb的上升并降低基板電壓Vbb，因此，能夠防止脈沖串長長時產(chǎn)生的基板電壓Vbb的上升。另外，脈沖串長短時，能夠減少基板電壓檢測電路128消耗的電流，能夠謀求降低SDRAM中的消耗電流。
實施例6在上述實施例1到實施例4中，根據(jù)脈沖串長進行內(nèi)部電源降壓電路的輸出控制，在實施例5中，根據(jù)脈沖串長進行基板電壓發(fā)生電路的輸出控制，但本發(fā)明的實施例6是根據(jù)脈沖串長進行升壓電壓發(fā)生電路的輸出控制的。
圖13是表示本發(fā)明的實施例6中的半導體集成電路例的概略框圖，例示了以脈沖串方式工作的64M位×8同步DRAM。圖13中，與上述圖11相同的部件將以相同的符號表示，這里省略其說明，只說明與圖11的不同點。另外，圖13所示的SDRAM能夠將脈沖串長改變?yōu)?、2、4、8。
圖13與圖11的不同點在于，通過改變圖11的升壓電壓發(fā)生電路4中的電路結構做成升壓電壓發(fā)生電路131，同時，添加第3電壓發(fā)生電路132及第4電壓發(fā)生電路133，圖11的內(nèi)部電源電路114包括內(nèi)部電源降壓電路2、基板電壓發(fā)生電路111、升壓電壓發(fā)生電路131、基準電壓發(fā)生電路5、第1電壓發(fā)生電路112、第2電壓發(fā)生電路113、第3電壓發(fā)生電路132以及第4電壓發(fā)生電路133，所以，將圖11的內(nèi)部電源電路114作為內(nèi)部電源電路134，同時將圖11的SDRAM115作為SDRAM135。上述升壓電壓發(fā)生電路131、第三電壓發(fā)生部132及第4電壓發(fā)生部133作為升壓電壓發(fā)生部。
圖13中，SDRAM135包括具有內(nèi)部電源降壓電路2、基板電壓發(fā)生電路111、升壓電壓發(fā)生電路131、基準電壓發(fā)生電路5、第一電壓發(fā)生電路112、第2電壓發(fā)生電路113、生成規(guī)定的電壓Vc12并輸出的第3電壓發(fā)生電路132以及生成規(guī)定的電壓Vc48并輸出的第4電壓發(fā)生電路132的內(nèi)部電源電路134。另外，SDRAM135包括地址緩沖電路11、控制信號緩沖電路12、時鐘緩沖電路13、四個存儲器陣列組14、15、16、17、進行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18和方式寄存器電路19，還具有對各存儲器陣列組14～17及輸入輸出電路18進行控制的控制電路20。
上述內(nèi)部電源電路134與從外部供給電源的電源端子Vcc相連，上述基準電壓發(fā)生電路5與四部電源降壓電路2相連，內(nèi)部電源降壓電路2與SDRAM135的各個內(nèi)部電路相連，但其連接省略，另外，上述第1電壓發(fā)生電路112及第二電壓發(fā)生電路113分別與基板電壓發(fā)生電路111相連，基板電壓發(fā)生電路111與形成SDRAM135的半導體基板相連，但其連接省略。上述第3電壓發(fā)生電路132及第4電壓發(fā)生電路133分別與升壓電壓發(fā)生電路131相連，升壓電壓發(fā)生電路131分別與各存儲器陣列組14～17相連。另外，方式寄存器電路19分別與內(nèi)部電源降壓電路2、基板電壓發(fā)生電路111及升壓電路發(fā)生電路131相連。
上述內(nèi)部電源降壓電路2對電源端子Vcc供給的來自外部的電源電壓進行降壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM135的各個內(nèi)部電路。升壓電壓發(fā)生電路131對電源端子Vcc供給的、來自外部的電源電壓進行升壓，生成升壓電壓Vpp，供給各存儲器陣列組14～17。
圖14是表示升壓電壓發(fā)生電路131的電路例的圖。
圖14中，升壓電壓發(fā)生電路131包括由三個n溝道型MOS晶體管141、142、143、兩個P溝道型MOS晶體管144、145、兩個傳輸門146、147及電容148形成的升壓電壓檢測電路149和充電泵電路150。升壓電壓檢測電路149作為升壓電壓檢測部，充電泵電路150作為充電泵電路部。
在升壓電源檢測電路149中，連接n溝道型MOS晶體管141及142的各個柵極，該連接部與n溝道型MOS晶體管141的漏極相連。另外，n溝道型MOS晶體管141及142的各個源極分別接地。另外，n溝道型MOS晶體管141的漏極與P溝道型MOS晶體管144的漏極相連。n溝道型MOS晶體管142的漏極與P溝道型MOS晶體管145的漏極相連，該連接部作為升壓電壓檢測部的輸出，與充電泵電路150的輸入相連。充電泵電路150的輸出作為升壓電壓發(fā)生電路131的輸出，從充電泵電路150的輸出端輸出升壓電壓Vpp。
P溝道型MOS晶體管144的源極與n溝道型MOS晶體管143的源極相連，將電容148連接在該連接部與接地之間，P溝道型MOS晶體管145的源極與電源端子Vcc相連。n溝道型MOS晶體管143的柵極與n溝道型MOS晶體管143的漏極相連，將升壓電壓Vpp輸入到該連接部。連接P溝道型MOS晶體管144及145的各柵極，分別將傳輸門146及147的各個輸出與該連接部相連。
傳輸門146的輸入與第三電壓發(fā)生電路132相連，傳輸門147的輸入與第二電壓發(fā)生電壓133相連。形成傳輸門146的P溝道型MOS晶體管的柵極和形成傳輸門147的n溝道型MOS晶體管的柵極分別與方式寄存器電路19的非反相輸出MA1相連，形成傳輸門146的n溝道型MOS晶體管的柵極及形成傳輸門147的P溝道型MOS晶體管的柵極分別與方式寄存器電路19的反相輸出/MA1相連。
在上述結構中，將第三電壓發(fā)生電路132輸入的規(guī)定電壓Vc12輸入到傳輸門146的輸入，將第4電壓發(fā)生電路133輸入的規(guī)定電壓Vc48輸入到傳輸門147的輸入，上述規(guī)定的電壓Vc12和Vc48滿足Vc12＞Vc48的關系。在脈沖串長為1或2的情況下，非反相輸出MA1為“L”電平，反相輸出/MA1為“H”電平。因此，傳輸門146導通變成導通狀態(tài)，傳輸門147截止變成非導通狀態(tài)。因此，分別將規(guī)定的電壓Vc12輸入到P溝道型晶體管144及145的各個柵極。
另一方面，在脈沖串長為4或8時，非反相輸出MA1為“H”電平，反相輸出/MA1為“L”電平。因此，傳輸門146截止變成非導通狀態(tài)，傳輸門147導通成各導通狀態(tài)。因此，分別將規(guī)定的電壓Vc48輸入到P溝道型MOS晶體管144及144的各個柵極。
由于上述Vc12＞Vc48的關系，脈沖串長為4或8時分別輸入到P溝道型MOS晶體管144及145的各個柵極的電壓比脈沖串長為1或2時低，就是說，流到P溝道型MOS晶體管144及145的電流大，在n溝道型MOS晶體管143導通的導通狀態(tài)時，n溝道型MOS晶體管141及142的各柵極電壓變高，P溝道型MOS晶體管145的漏電流變大。
升壓電壓Vpp降低時，n溝道型MOS晶體管143截止變成非導通狀態(tài)，所以上述升壓電壓檢測電路149的輸出從“L”電平變成“H”電平，充電泵電路150的輸入從“L”電平變成“H”電平。這里，從P溝道型MOS晶體管145流來的電流越大，升壓電壓檢測電路149的輸出從“L”電平轉變成“H”電平的時間越短。即，與脈沖串長為1或2時相比，脈沖串長為4或8時，由于升壓電壓Vpp的降低，n溝道型MOS晶體管143截止變成非導通狀態(tài)，所以，升壓電壓檢測電路149的輸出在短時間內(nèi)由“L”電平變成“H”電平，升壓電壓檢測電路149的響應性變好。
上述充電泵電路150使升壓電壓Vpp降低，升壓電壓檢測電路149的輸出從“L”電平變成“H”電平，使升壓電壓Vpp升壓，升壓電壓Vpp上升，n溝道型MOS晶體管143導通，基板電壓檢測電路149的輸出變成“L”電平，停止動作。
在本實施例6中，使上述實施例5中的升壓電壓發(fā)生電路4根據(jù)脈沖串長改變升壓電壓檢測電路中的響應性，但本發(fā)明并不限于此，也可以使用上述升壓電壓發(fā)生電路131、第三電壓發(fā)生電路132及第四電壓發(fā)生電路133來代替上述實施例1到實施例4中的升壓電壓發(fā)生電路。另外，也可以在先有的包括內(nèi)部電源降壓電路及基板電壓發(fā)生電路的內(nèi)部電源電路中包括上述升壓電壓發(fā)生電路131、第三電壓發(fā)生電路132及第四電壓發(fā)生電壓133。
這樣，本發(fā)明的實施例6中的半導體集成電路，在升壓電壓發(fā)生電路的升壓電壓檢測電路149中，根據(jù)脈沖串長改變響應性。即，在升壓電壓發(fā)生電路131中，脈沖串長為4或8時比脈沖串長為1或2時升壓電壓檢測電路149的響應性好。因此，升壓電壓發(fā)生電路131在脈沖串長為4或8時，能夠在短時間檢測出升壓電壓Vpp的降低，使升壓電壓Vpp升壓，因此，能夠防止脈沖串長長時產(chǎn)生的升壓電壓Vpp的降低。另外，脈沖串長短時，能夠減少升壓電壓檢測電路149消耗的電流，能夠謀求降低SDRAM中的消耗電流。
有關本發(fā)明的第一方面的半導體集成電路，在脈沖串長判斷部中判定的脈沖串長越長，對內(nèi)部電源電壓的降低，輸出電流的增加速度越快，因此，在脈沖串長長時，對內(nèi)部電源電壓的降低，能夠在短時間供給多的電流，所以，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低。
有關本發(fā)明的第二方面的半導體集成電路，在本發(fā)明的第一方面中，具體地說，內(nèi)部電源降壓部包括輸入輸出的內(nèi)部電源電壓和規(guī)定的基準電壓的差動放大電路部、控制流到差動放大電路部的電流并控制差動放大電路部的增益的增益控制部、根據(jù)差動放大電路部的輸出電壓改變電流供給能力的輸出電路部。脈沖串長越長，增益控制部就使流到差動放大電路部的電流增大，差動放大電路部的增益變大。因此，脈沖串長越長，差動放大電路部的增益變大響應性良好。因此，脈沖串長長時，對內(nèi)部電流電壓的降低，能夠在短時間提供多的電流，所以，能夠防止沖串長時產(chǎn)生的內(nèi)部電源電壓的降低。
有關本發(fā)明的第三方面的半導體集成電路，在本發(fā)明的第二方面中，具體地說，由向差動放大電路部提供電流的柵極尺寸不同的多個MOS晶體管形成增益控制部，脈沖串長越長，就使漏極電流大的MOS晶體管動作，增加了流到差動放大電路部的電流。因此，脈沖串長越長，差動放大電路部的增益越大，響應性越好。因此，脈沖串長長時，對內(nèi)部電源電壓的降低，能夠在短時間提供多的電流，所以，能夠防止脈沖串長長時引起的內(nèi)部電源電壓的降低。另外，脈沖串長短時，能夠減少差動放大電路部消耗的電流，能夠謀求半導體集成電路中的消耗電流的降低。
與本發(fā)明的第四方面有關的半導體集成電路，具體地說，在本發(fā)明的第二方面中，由向差動放大電路部提供電流的多個MOS晶體管形成增益控制部，脈沖串長越長，越增加動作的MOS晶體管個數(shù)，使流入差動放大電路部的電流增加。因此，脈沖串長越長，差動放大電路部的增益就越大，響應性就好。因此，脈沖串長長時，對內(nèi)部電源電壓的降低，能夠在短時間提供多的電流，所以，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低。另外，脈沖串長短時，能夠減少差動放大電路部消耗的電流，能夠謀求降低半導體集成電路中的消耗電流。
與本發(fā)明的第五方面有關的半導體集成電路，具體地說，在本發(fā)明的第二方面中，由向差動放大電路部提供電流的MOS晶體管和根據(jù)脈沖串長控制該MOS晶體管的柵極電壓的柵極電壓控制電路形成增益控制部，由柵極電壓控制電路控制上述MOS晶體管的柵極電壓，脈沖串長越長，就使供給差動放大電路部的電流增加。因此，脈沖串長越長，差動放大電路部的增益變大，響應性性好。因此，脈沖串長長時，對內(nèi)部電源電壓的降低，能夠在短時間提供多的電流，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低。另外，脈沖串長短時，能夠減少差動放大電路部消耗的電流，能夠謀求降低半導體集成電路中的消耗電流。
與本發(fā)明的第六方面有關的半導體集成電路，脈沖串長越長，就由內(nèi)部電源降壓部選擇越大的基準電壓，補償內(nèi)部電源電壓的降低。因此，脈沖串長長時，提高內(nèi)部電源降壓部輸出的內(nèi)部電源電壓的電壓，補償脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低。因此，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低。
與本發(fā)明的第七方面有關的半導體集成電路，具體地說，在本發(fā)明的第六方面中，內(nèi)部電壓降壓部包括根據(jù)脈沖串長從基準電壓發(fā)生部選擇基準電壓的基準電壓選擇部，輸入輸出的內(nèi)部電源電壓和基準電壓選擇部選擇的基準電壓的差動放大電路部，根據(jù)差動放大電路部的輸出電壓改變電流供給能力的輸出電路部；脈沖串長越長，基準電壓選擇部就選擇越大的基準電壓。因此，脈沖串長長時，就提高內(nèi)部電源降壓部輸出的內(nèi)部電源電壓的電壓，補償脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低。因此，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低。
與本發(fā)明的第八方面有關的半導體集成電路，脈沖串長越長，內(nèi)部電源電壓部輸出的電流的電流供給能力就越增加。因此，脈沖串長短時，能夠減少內(nèi)部電源降壓部輸出的電流的電流供給能力，脈沖串長長時，能夠增大內(nèi)部電源降壓部輸出的電流的電流供給能力。因此，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低，同時，脈沖串長短時，能夠減少來自內(nèi)部電源降壓部的輸出電流，能夠謀求半導體集成電路消耗電流的降低。
與本發(fā)明的第九方面有關的半導體集成電路，具體地說，在本發(fā)明的第八方面中，內(nèi)部電源降壓部包括輸入輸出的內(nèi)部電源電壓和規(guī)定的基準電壓的差動放大電路部和根據(jù)脈沖串長改變電流供給能力的輸出電路部，脈沖串長越長，輸出電路部就使電流供給能力增加。因此，脈沖串長短時，能夠減少內(nèi)部電源降壓部輸出的電流的電流供給能力，脈沖串長長時，能夠增大內(nèi)部電源降壓部輸出的電流的電流供給能力。因此，能夠防止脈沖串長長時產(chǎn)生的內(nèi)部電源電壓的降低，脈沖串長短時，能夠減少來自內(nèi)部電源降壓部的輸出電流，能夠謀求半導體集成電路中的消耗電流的降低。
與本發(fā)明的第十方面有關的半導體集成電路，在本發(fā)明的第一至第九方面中，進一步包括的基板電壓發(fā)生部在脈沖串長判定部判定的脈沖串長越長時，對基板電壓上升的響應性越好，檢測出基板電壓的上升的速度越快。因此，基板電壓發(fā)生部在脈沖串長長時，能夠在短時間內(nèi)檢測出基板電壓的上升，使基板電壓降低，所以，能夠防止脈沖串長長時產(chǎn)生的基板電壓的上升。
與本發(fā)明的第十一方面有關的半導體集成電路，在本發(fā)明的第一至第十方面中，進一步包括的升壓電壓發(fā)生部在脈沖串長判定部判定的脈沖串長越長時，對升壓電壓的降低的響應性越好，檢測升壓電壓的降低的速度越快。因此，在脈沖串長長時，升壓電壓發(fā)生部能夠在短時間檢測出升壓電壓的降低，使升壓電壓升壓，所以，能夠防止脈沖串長時產(chǎn)生的升壓電壓的降低。
與本發(fā)明的第十二方面有關的半導體集成電路，脈沖串長越好，對基板電壓上升的響應性越好，檢測出基板電壓上升的速度越快。因此，脈沖串長長時，能夠在短時間檢測出基板電壓的上升，使基板電壓降低，所以，能夠防止脈沖串長長時產(chǎn)生的基板電壓的上升。
與本發(fā)明的第十三方面有關的半導體集成電路，具體地說，在本發(fā)明的第十二方面中，基板電壓發(fā)生部包括使基板電壓降低的充電泵電路部和進行輸出的基板電壓的檢測、基板電壓大于規(guī)定值時就使充電泵電路部動作的基板電壓檢測部，脈沖串長越長，基板電壓檢測部檢測出基板電壓大于規(guī)定值的速度越快。因此，脈沖串長長時，因基板電壓檢測部的響應性好，所以，能夠在短時間檢測出基板電壓的上升，使基板電壓降低，因此，能夠防止脈沖串長長時產(chǎn)生的基板電壓的上升。
與本發(fā)明的第十四方面有關的半導體集成電路，脈沖串長越長，對升壓電壓的降低的響應性越好，檢測出升壓電壓的降低的速度越快。因此，脈沖串長長時，能夠在短時間檢測出升壓電壓的降低，使升壓電壓上升，所以，能夠防止脈沖串長長時產(chǎn)生的升壓電壓的降低。
與本發(fā)明的第十五方面有關的半導體集成電路，具體地說，在本發(fā)明的第十四方面中，升壓電壓發(fā)生部包括使升壓電壓上升的充電泵電路部和進行輸出的升壓電壓的檢測、升壓電壓小于規(guī)定值時使充電泵電路部動作的升壓電壓檢測部，脈沖串長越長，升壓電壓檢測部檢測出升壓電壓小于規(guī)定值的速度就越快。因此，脈沖串長長時，升壓電壓檢測部的響應性變好，所以，脈沖串長長時，能夠在短時間檢測出升壓電壓的降低，使升壓電壓升壓，因此，能夠防止脈沖串長長時產(chǎn)生的升壓電壓的降低。
權利要求
1.在以脈沖串方式工作的半導體集成電路中，一種半導體集成電路的特征在于，包括根據(jù)規(guī)定的基準電壓對來自外部的電源電壓進行降壓、生成內(nèi)部電源電壓并輸出的內(nèi)部電源降壓部和從外部輸入的地址數(shù)據(jù)判斷脈沖串長的脈沖串長判定部，脈沖串長判定部判定的脈沖串長越長，相對于內(nèi)部電源電壓降低來說，上述內(nèi)部電源降壓部的輸出電流的增加速度就越快。
2.權利要求1記載的半導體集成電路，其特征在于，上述內(nèi)部電源降壓部包括輸入輸出的內(nèi)部電源電壓和規(guī)定的基準電壓的差動放大電路部、控制流到該差動放大電路部的電流并控制差動放大電路部的增益的增益控制部、根據(jù)上述差動放大電路部的輸出電壓改變電流供給能力的輸出電路部，脈沖串長越長，上述增益控制部流到差動放大電路中的電流就增加，差動放大電路部的增益就越大。
3.權利要求2記載的半導體集成電路，其特征在于，上述增益控制部由向差動放大電路部提供電流的、柵極尺寸不同的多個MOS晶體管形成，脈沖串長越長，就使漏極電流大的MOS晶體管動作，使流到差動放大電路部的電流增加。
4.權利要求2記載的半導體集成電路，其特征在于，上述增益控制部由向差動放大電路部提供電流的多個MOS晶體管形成，脈沖串長越長，使動作的MOS晶體管數(shù)增加，使流到差動放大電路部的電流增加。
5.權利要求2記載的半導體集成電路，其特征在于，上述增益控制部包括向差動放大電路部提供電流的MOS晶體管和根據(jù)脈沖串長控制該MOS晶體管的柵極電壓的柵極電壓控制電路，柵極電壓控制電路控制上述MOS晶體管的柵極電壓，以便使脈沖串長越長，供給差動放大電路部的電流就增加。
6.在以脈沖串方式工作的半導體集成電路中，一種半導體集成電路的特征在于，包括生成多個不同的基準電壓并輸出的基準電壓發(fā)生部、選擇由該基準電壓發(fā)生部輸入的基準電壓、根據(jù)該選擇的基準電壓將來自外部的電源電壓降壓生成內(nèi)部電源電壓并輸出的內(nèi)部電源降壓部以及從外部輸入的地址數(shù)據(jù)判定脈沖串長的脈動串長判定部，脈沖串長判定部判定的脈沖串長越長，上述內(nèi)部電源降壓部就選擇越大的基準電壓，補償內(nèi)部電源電壓的降低。
7.權利要求6記載的半導體集成電路，其特征在于，上述內(nèi)部電源降壓部包括根據(jù)脈沖串長選擇來自基準電壓發(fā)生部的基準電壓的基準電壓選擇部、輸入輸出的內(nèi)部電源電壓和基準電壓選擇部選擇的基準電壓的差動放大電路部以及根據(jù)差動放大電路部的輸出電壓改變電流供給能力的輸出電路部，脈沖串長越長，上述基準電壓選擇部就選擇越大的基準電壓。
8.在以脈沖串方式工作的半導體集成電路中，一種半導體集成電路的特征在于，包括根據(jù)規(guī)定的基準電壓將來自外部的電源電壓降壓、生成內(nèi)部電源電壓并輸出的內(nèi)部電源降壓部以及從外部輸入的地址數(shù)據(jù)判定脈沖串長的脈沖串長判定部，脈沖串長判定部判定的脈沖串長越長，上述內(nèi)部電源降壓部就使輸出電流供給能力增加。
9.權利要求書8記載的半導體集成電路，其特征在于，上述內(nèi)部電源降壓部包括輸入輸出的內(nèi)部電源電壓和規(guī)定的基準電壓的差動放大電路部以及根據(jù)脈沖串長改變電流供給能力的輸出電路部，脈沖串長越長，該輸出電路部就使電流共給能力增加。
10.權利要求1～9中任一項記載的半導體集成電路，其特征在于，還包括生成半導體基板的偏置電壓并輸出、向半導體基板施加基板電壓的基板電壓發(fā)生部，脈沖串長判定部判定的脈沖串長越長，該基板電壓發(fā)生部對基板電壓的上升的響應性越好，檢測基板電壓上升的速度越快。
11.權利要求1～10中任一項記載的半導體集成電路，其特征在于，還包括將外部來的電源電壓升壓、生成升壓電壓并輸出的升壓電壓生成部，脈沖串長判定部判定的脈沖串長越長，該升壓電壓發(fā)生部對升壓電壓降低的響應性越好，檢測出升壓電壓降低的速度越快。
12.在以脈沖串方式工作的半導體集成電路中，一種半導體集成電路的特征在于，包括生成半導體基板的偏置電壓并輸出、向半導體基板施加基板電壓的基板電壓發(fā)生部和從外部輸入的地址數(shù)據(jù)判斷脈沖串長的脈沖串長判定部，脈沖串長判定部判定的脈沖串長越長，上述基板電壓發(fā)生部對基板電壓上升的響應性越好，檢測出基板電壓上升的速度越快。
13.權利要求12記載的半導體集成電路，其特征在于，上述基板電壓發(fā)生部包括降低基板電壓的充電泵電路部和檢測輸出的基板電壓、如果基板電壓大于規(guī)定值就使充電泵電路部動作的基板電壓檢測部，脈沖串長越長，上述基板電壓檢測部對基板電壓的上升的響應性越好，檢測出基板電壓大于規(guī)定值的速度越快。
14.在以脈沖串方式工作的半導體集成電路中，一種半導集集成電路的特征在于，包括將來自外部的電源電壓升壓生成升壓電壓并輸出的升壓電壓發(fā)生部和從外部輸入的地址數(shù)據(jù)判定脈沖串長的脈沖串長判定部，脈沖串長判定部判定的脈沖串越長，上述升壓電壓發(fā)生部對升壓電壓的降低的響應性越好，檢測出升壓電壓降低的檢測速度越快。
15.權利要求14記載的半導體集成電路，其特征在于，上述升壓電壓發(fā)生部包括使升壓電壓上升的充電泵電路部和檢測輸出的升壓電壓、如果升壓電壓小于規(guī)定值就使充電泵電路部動作的升壓電壓檢測部，脈沖串長越長，上述升壓電壓檢測部對升壓電壓的降低的響應越好，檢測出升壓電壓小于規(guī)定值的速度越快。
全文摘要
一種包括不隨脈沖串長而變化、向內(nèi)部電路供給穩(wěn)定的輸出電壓的內(nèi)部電源電路并以脈沖串方式工作的半導體集成電路,包括根據(jù)規(guī)定的基準電壓對來自外部的電源電壓進行降壓、生成內(nèi)部電源電壓并輸出的內(nèi)部電源降壓部和根據(jù)外部輸入的地址數(shù)據(jù)判斷脈沖串長的脈沖串長判定部,脈沖串長判定部判定的脈沖串長越長,相對于內(nèi)部電源的降低來說,上述內(nèi)部電源降壓部的輸出電流的增加速度就越快。
文檔編號G11C11/413GK1190789SQ9711842
公開日1998年8月19日 申請日期1997年9月4日 優(yōu)先權日1997年2月14日
發(fā)明者伊藤孝 申請人:三菱電機株式會社