專利名稱：增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于增大與動(dòng)態(tài)存儲(chǔ)設(shè)備相關(guān)的數(shù)據(jù)帶寬的經(jīng)濟(jì)有效的方法和裝置，更具體地說(shuō)，本發(fā)明涉及用于增大與象動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(DRAM)設(shè)備那樣的存儲(chǔ)設(shè)備相關(guān)的數(shù)據(jù)帶寬的方法和裝置，以便完成流水線半字節(jié)方式(PNM)的操作。還發(fā)現(xiàn)這樣的方法和裝置可用在同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRMA)或其它存儲(chǔ)設(shè)備的實(shí)現(xiàn)中。
通常已知在存儲(chǔ)設(shè)備，例如DRAM和SDRAM以及相關(guān)的控制電路的設(shè)計(jì)中的一個(gè)目的是提供增大了的存儲(chǔ)吞吐量，即增大了的數(shù)據(jù)帶寬。通常還知道數(shù)據(jù)帶寬中的這種增大實(shí)際上可以通過(guò)實(shí)現(xiàn)同時(shí)操作多個(gè)流水線站而由并行化存儲(chǔ)器存取循環(huán)來(lái)完成。然而，在過(guò)去，由于附加的控制邏輯單元/寄存器所導(dǎo)致的較大的芯片尺寸，這種方法需要非常昂貴的費(fèi)用。
在DRAM設(shè)備技術(shù)中，實(shí)現(xiàn)象超頁(yè)(hyper-page)和EDO(擴(kuò)展的數(shù)據(jù)出口)那樣的操作方式用以力求最優(yōu)化存儲(chǔ)器存取循環(huán)和因此增大數(shù)據(jù)帶寬。超頁(yè)和EDO的操作方式在概念上大體相同并具有一單行地址的特征，該單行地址被譯碼用以激活被稱作一“頁(yè)”的一普通行。一頁(yè)的激活使得其中的存儲(chǔ)位置通過(guò)與其相應(yīng)的譯碼可變列地址被逐一隨機(jī)存取(從中讀出或?qū)懭肫渲?。
首先參考

圖1，一個(gè)時(shí)序圖表示了EDO方式操作的一個(gè)例子。具體地說(shuō)，根據(jù)一個(gè)行地址選通(RAS)信號(hào)從高邏輯電平(例如+3.3V)到低邏輯電平(例如0V)的躍遷，一個(gè)單行地址被譯碼從而激活所述的行(頁(yè))。接下來(lái)，根據(jù)一個(gè)列地址選通(CAS)信號(hào)從高邏輯電平到低邏輯電平的躍遷，第一個(gè)列地址被譯碼并且對(duì)應(yīng)于在具體的被激活的行(頁(yè))中的那個(gè)列地址的數(shù)據(jù)被從存儲(chǔ)位置中讀出并放置在DRAM設(shè)備的外部數(shù)據(jù)輸入/輸出(DQ)線路上。如果一個(gè)寫操作正在執(zhí)行。那么就把出現(xiàn)在存儲(chǔ)設(shè)備的DQ線路上的數(shù)據(jù)提供給被選擇的存儲(chǔ)位置中。盡管如此，仍接收下一個(gè)列存取(即下一個(gè)CAS從高邏輯電平到低邏輯電平的躍遷)和在那個(gè)具體的行(頁(yè))中存取下一個(gè)存儲(chǔ)位置。然后，數(shù)據(jù)以與上面所解釋的相似的方式從所選擇的存儲(chǔ)位置中讀出或?qū)懭胨x擇的存儲(chǔ)位置中。對(duì)于一新的列地址的每一次出現(xiàn)(即低邏輯電平CAS)，這樣的存儲(chǔ)器存取過(guò)程繼續(xù)進(jìn)行下去。
在圖1中顯示了一時(shí)間間隔tAA，該時(shí)間間隔tAA定義為從一列地址躍遷的開(kāi)始到當(dāng)數(shù)據(jù)可以向外部讀出到DQ線路上時(shí)的時(shí)刻之間的時(shí)間間隔。正如在圖1中所示的，由于數(shù)據(jù)必須準(zhǔn)備好在這個(gè)時(shí)間間隔的終點(diǎn)時(shí)刻被讀出，否則下一列存取將發(fā)生從而破壞來(lái)自前一列存取的數(shù)據(jù)，所以該時(shí)間間隔tAA在這樣的操作方式中是非常重要的。在快頁(yè)(fast-page)方式操作和超頁(yè)方式(EDO)操作之間的主要差異在于，對(duì)于前者，當(dāng)CAS躍遷到高邏輯電平時(shí)，與前一列存取相關(guān)的數(shù)據(jù)被破壞；而對(duì)于后者，直到CAS開(kāi)始再次從高邏輯電平向低邏輯電平躍遷之前，來(lái)自前一個(gè)循環(huán)的數(shù)據(jù)都不會(huì)被破壞。不過(guò)，可以理解，時(shí)間間隔tAA是限制增大CAS發(fā)生頻率(即CAS頻率)的能力的時(shí)間參數(shù)和因此限制在這些具體的操作方式中可實(shí)現(xiàn)的數(shù)據(jù)帶寬的時(shí)間參數(shù)。
最近，一種被稱為流水線半字節(jié)方式(下文中稱為PNM)的可替代操作方式已得到發(fā)展。PNM操作，也稱為成組EDO(burst EDO)，是一種包括特殊的DRAM設(shè)備的流水線讀存取的操作方式。在快頁(yè)方式或超頁(yè)方式與PNM之間的主要差異在于，在前者中，在下一列存取之前(即在下一個(gè)CAS躍遷到低邏輯電平發(fā)生之前)數(shù)據(jù)即在DQ線路處于可用狀態(tài)(或者說(shuō)可從DQ線路上重新獲取)，而在PNM或成組EDO方式中，存在一等待時(shí)段，它指示不提供要向外讀取的數(shù)據(jù)(從該DQ線路上)，直到在第二個(gè)低邏輯電平CAS之后的某一時(shí)刻，例如在第三個(gè)CAS低邏輯電平出現(xiàn)之前為止。這樣的CAS等待時(shí)段能允許流水線操作和因此適合于非常高的CAS頻率(即大于大約100MHz)。
參考圖2，一個(gè)時(shí)序圖表示PNM操作的一個(gè)例子。具體地說(shuō)，類似于EDO方式操作，一單行地址被譯碼從而根據(jù)RAS從高邏輯電平到低邏輯電平的躍遷而激活存儲(chǔ)位置的行。下一步第一個(gè)列地址出現(xiàn)并按照CAS的低邏輯電平躍遷的第一次發(fā)生而被譯碼；然而，與EDO方式不同，直到第二個(gè)CAS出現(xiàn)之前數(shù)據(jù)并不放在外部DQ線路上。而且，如在圖2中所示的，直到CAS第三次躍遷到低邏輯電平之前數(shù)據(jù)并沒(méi)有在DQ線路上被破壞(即從DQ線路上丟失)，并在此后，數(shù)據(jù)持續(xù)地提供給一固定數(shù)目的CAC循環(huán)(即幾個(gè)數(shù)據(jù)字的成組)。雖然只有兩個(gè)數(shù)據(jù)字的一成組描繪在圖2中，可以理解PNM將支持每成組中較大數(shù)目的字(比如四個(gè)字、八個(gè)字等等)。此外，在n個(gè)字形成一成組后，在第n個(gè)CAS出現(xiàn)時(shí)一個(gè)新的(隨機(jī)的)列地址必須出現(xiàn)在設(shè)備上。
這樣的PNM操作具有幾個(gè)優(yōu)點(diǎn)。首先，正如在圖2中所示的，一個(gè)列地址(CAS躍遷到低邏輯電平)產(chǎn)生一多字成組。然而，更加有意義的是這樣的事實(shí)，即因?yàn)橹钡降诙€(gè)CAS出現(xiàn)之后才要求數(shù)據(jù)出現(xiàn)在外部DQ線路上。這就允許一個(gè)明顯較長(zhǎng)的時(shí)間間隔tAA，以在其中進(jìn)行操作。較長(zhǎng)的時(shí)間間隔tAA的結(jié)果是可以形成流水線站以便增大CAS頻率。
另一方面，SDRAM設(shè)備技術(shù)還在由一系統(tǒng)時(shí)鐘所定義的均勻時(shí)鐘周期的限制內(nèi)工作的同時(shí)，力圖最優(yōu)化存儲(chǔ)器存取循環(huán)，該系統(tǒng)時(shí)鐘提供了存儲(chǔ)器存取的同步化。SDRAM設(shè)備運(yùn)作的典型方式描述如下。在第一時(shí)鐘周期中一列地址出現(xiàn)并被譯碼。在下一時(shí)鐘周期中，被譯碼的地址用來(lái)帶動(dòng)(激活)適當(dāng)?shù)牧羞x擇線路和檢測(cè)被尋址的存儲(chǔ)位置。在第三時(shí)鐘周期中，被譯碼的地址用來(lái)具體地從適當(dāng)?shù)拇鎯?chǔ)位置中恢復(fù)數(shù)據(jù)并把這樣的數(shù)據(jù)放置在DQ線路上。
雖然在SDRAM設(shè)備輸出數(shù)據(jù)之前需要三個(gè)時(shí)鐘周期，此后每個(gè)周期都產(chǎn)生數(shù)據(jù)，因此提供連續(xù)的數(shù)據(jù)輸出。類似于在DRAM設(shè)備中的PNM操作，在第一個(gè)存儲(chǔ)器存取通過(guò)存儲(chǔ)設(shè)備傳送之后可有一較長(zhǎng)的時(shí)間間隔tAA，該較長(zhǎng)的時(shí)間間隔tAA允許流水線操作以便得到連續(xù)的(成組的)數(shù)據(jù)輸出。
然而，為了獲得上面所述的與最優(yōu)化存儲(chǔ)器存取循環(huán)相關(guān)連的優(yōu)點(diǎn)，該最優(yōu)化存儲(chǔ)器存取循環(huán)是與在兩個(gè)或更多個(gè)CAS循環(huán)之后的與數(shù)據(jù)(DQ)有效性相關(guān)的等待時(shí)間(下文中稱為CAS等待時(shí)間)相協(xié)調(diào)的，有必要提供附加的管站(pipestage)電路、鎖存器和其它具體控制邏輯給存儲(chǔ)設(shè)備本身和/或相關(guān)的控制電路。例如，對(duì)于SDRAM設(shè)備，每一個(gè)管站理想情況下必須具有相同的持續(xù)時(shí)間和，進(jìn)一步，各個(gè)獨(dú)立的寄存器必須安裝在進(jìn)程的每?jī)蓚€(gè)站之間以便保存與每個(gè)站相關(guān)的結(jié)果。很明顯，這種加到DRAM或SDRAM設(shè)備的附加電路具有增大芯片尺寸和因此增大與動(dòng)態(tài)存儲(chǔ)設(shè)備相關(guān)的成本的負(fù)作用。
因此，在現(xiàn)有技術(shù)中需要增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法和裝置，更具體講，該方法和裝置利用CAS等待時(shí)間的優(yōu)點(diǎn)，并可通過(guò)采用較少和或不采用附加電路而實(shí)現(xiàn)。
本發(fā)明的一個(gè)目的是在EDO DRAM技術(shù)狀態(tài)下提供PNM操作的有效實(shí)現(xiàn)。所提出的方法還可應(yīng)用在SDRAM的有效實(shí)現(xiàn)中。
本發(fā)明的另一個(gè)目的是通過(guò)利用地址躍遷檢測(cè)脈沖以形成流水線站來(lái)提供用于增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法和裝置。
本發(fā)明還有一個(gè)目的是通過(guò)利用現(xiàn)有邏輯電路和信號(hào)(例如，已經(jīng)可用的鎖存器)以形成流水線站來(lái)提供用于增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法和裝置。
本發(fā)明還有一個(gè)更進(jìn)一步的目的是通過(guò)臨時(shí)重疊流水線站以提供波管(wavepipe)操作來(lái)提供用于增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法和裝置。
本發(fā)明還有一個(gè)更進(jìn)一步的目的是通過(guò)對(duì)一個(gè)列地址的最低有效位進(jìn)行分段列譯碼來(lái)提供用于增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬和同時(shí)用于減少功耗的方法和裝置。
根據(jù)本發(fā)明的一種形式，提供了一種顯著增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法，因此，該動(dòng)態(tài)存儲(chǔ)設(shè)備包括至少一個(gè)存儲(chǔ)單元，一個(gè)列譯碼器和一個(gè)內(nèi)部讀/寫數(shù)據(jù)總線，因而該列譯碼器在接收到一列地址時(shí)對(duì)其進(jìn)行譯碼，以便響應(yīng)于對(duì)該動(dòng)態(tài)存儲(chǔ)設(shè)備所產(chǎn)生的地址變換檢測(cè)(ATD)脈沖的接收，而將存儲(chǔ)在至少一個(gè)相應(yīng)于該已譯碼的列地址的存儲(chǔ)單元中的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上。該方法包括臨時(shí)抑制該ATD脈沖的產(chǎn)生的步驟，以便直到該ATD脈沖的延遲產(chǎn)生之后才將從該至少一個(gè)存儲(chǔ)單元中選擇出來(lái)的數(shù)據(jù)放置在內(nèi)部讀/寫數(shù)據(jù)總線上。在這種方式中，有利形成第一流水線站，該第一流水線站主要包括該列地址的出現(xiàn)和對(duì)該列地址的譯碼。最好，該延遲的ATD脈沖是響應(yīng)于一列地址選通(CAS)信號(hào)的下降沿而產(chǎn)生的。
此外，該動(dòng)態(tài)存儲(chǔ)設(shè)備最好還包括輸出數(shù)據(jù)存儲(chǔ)裝置，因而可響應(yīng)于一傳遞脈沖而將輸出數(shù)據(jù)存儲(chǔ)在該輸出數(shù)據(jù)存儲(chǔ)裝置中，并且其中本發(fā)明的方法進(jìn)一步包括該傳遞脈沖的產(chǎn)生，該傳送脈沖的產(chǎn)生時(shí)刻實(shí)際上非常接近于延遲的ATD脈沖的產(chǎn)生時(shí)間，以便把來(lái)自以前出現(xiàn)的列地址的并且已經(jīng)出現(xiàn)在內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲(chǔ)在輸出數(shù)據(jù)存儲(chǔ)裝置中。在這種方式中，一個(gè)第二流水線站被有利地形成，該第二流水線站包括產(chǎn)生該傳送脈沖和將內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲(chǔ)在輸出數(shù)據(jù)存儲(chǔ)裝置中。在一個(gè)實(shí)施例中，該傳送脈沖是響應(yīng)于下一個(gè)CAS信號(hào)的下降沿(即緊接在產(chǎn)生延遲的ATD脈沖的CAS的下降沿之后的下一個(gè)CAS的下降沿)而產(chǎn)生的，更進(jìn)一步，該輸出數(shù)據(jù)存儲(chǔ)裝置是一片外(off-chip)驅(qū)動(dòng)器(OCD)鎖存器。此外，每一個(gè)傳送脈沖相對(duì)于每一個(gè)延遲的ATD脈沖的產(chǎn)生最好被延遲，以便實(shí)現(xiàn)第一和第二流水線站重疊一段時(shí)間。流水線站的這種重疊被稱為波管行為。
在另一個(gè)實(shí)施例中，該動(dòng)態(tài)存儲(chǔ)設(shè)備是一DRAM設(shè)備，最初構(gòu)造該DRAM設(shè)備以擴(kuò)展數(shù)據(jù)輸出(EDO)方式操作。因此，在上面所述的方法中，通過(guò)臨時(shí)地抑制ATD脈沖的產(chǎn)生和通過(guò)產(chǎn)生傳送脈沖，以便把第一流水線站定義為在延遲ATD脈沖的產(chǎn)生之前對(duì)第一列地址譯碼和把第二流水線站定義為產(chǎn)生該傳送脈沖和存儲(chǔ)對(duì)應(yīng)于第一列地址的第一流水線數(shù)據(jù)，那么很明顯這種流水線半字節(jié)方式操作基本上是在EDO DRAM設(shè)備中實(shí)現(xiàn)的。
無(wú)論存儲(chǔ)設(shè)備是處于EDO方式的操作中還是處于PNM方式的操作中，本發(fā)明還在動(dòng)態(tài)存儲(chǔ)設(shè)備中提供產(chǎn)生一單獨(dú)的I/o允許信號(hào)以通常用于允許/禁止片外驅(qū)動(dòng)器(OCD)。更進(jìn)一步，本發(fā)明提供一種列譯碼技術(shù)，因而列譯碼器包括分段選擇線路列預(yù)譯碼器，該分段選擇線路列預(yù)譯碼器位于非常接近于下一個(gè)譯碼站的位置以使列地址的至少兩個(gè)連續(xù)地址位被提供給該預(yù)譯碼器。最好，由于在PNM操作中的一個(gè)列地址的最初兩個(gè)最低有效位頻繁地在兩種狀態(tài)間轉(zhuǎn)換(toggling)，因此列地址的這樣的最初兩個(gè)最低有效位被提供給該分段選擇線路列預(yù)譯碼器以用于分段預(yù)譯碼。在這種方法中，由于該分段選擇線路列預(yù)譯碼器位于與它們對(duì)應(yīng)的下一個(gè)譯碼站非常接近的位置這一事實(shí)，故在它們中間提供了較短的列預(yù)譯碼地址線路，以在這些線路之間產(chǎn)生較小的電容并因此由該動(dòng)態(tài)存儲(chǔ)設(shè)備實(shí)現(xiàn)了功耗的降低。
因此，通過(guò)利用現(xiàn)有的控制信號(hào)、時(shí)序行為和控制電路在現(xiàn)有的標(biāo)準(zhǔn)動(dòng)態(tài)存儲(chǔ)設(shè)備中形成分離的流水線站，本發(fā)明講述了用來(lái)增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法和裝置。在這種方式中，很明顯，實(shí)現(xiàn)本發(fā)明的教導(dǎo)只要求很少的或不要求附加控制電路，結(jié)果，本發(fā)明提供了增大了的CAS頻率，這個(gè)被增大了的CAS頻率有利地促使了與動(dòng)態(tài)存儲(chǔ)設(shè)備相關(guān)連的數(shù)據(jù)帶寬的顯著增大。
本發(fā)明的這些和其它目的、特征和優(yōu)點(diǎn)將通過(guò)閱讀如下的結(jié)合附圖對(duì)本發(fā)明的實(shí)施例的詳細(xì)描述，本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)將變得更加明顯。
圖1是顯示超頁(yè)方式(EDO方式)操作的時(shí)序圖；圖2是顯示流水線半字節(jié)方式操作的時(shí)序圖3是顯示在CAS的下降沿產(chǎn)生一ATD脈沖的時(shí)序圖；圖4是顯示在CAS的下降沿產(chǎn)生一傳送脈沖的時(shí)序圖；圖5是顯示根據(jù)本發(fā)明由ATD脈沖和傳送脈沖的產(chǎn)生引起的時(shí)序行為的時(shí)序圖；圖6A是一個(gè)傳統(tǒng)列譯碼器的簡(jiǎn)化方框圖；圖6B是根據(jù)本發(fā)明的提供分段譯碼的分段選擇線路列譯碼器的方框圖；和圖6C是根據(jù)本發(fā)明的一示例性分段選擇線路列譯碼器的局部示意圖。
本發(fā)明涉及具有一流水線的存儲(chǔ)設(shè)備，這種流水線便利于并行的存儲(chǔ)器存取循環(huán)以增大數(shù)據(jù)帶寬。如前面所述，這種流水線，例如在傳統(tǒng)的PNMDRAM中在CAS等待時(shí)間內(nèi)實(shí)現(xiàn)的那些流水線，要求附加的鎖存器和基本的控制電路。然而，根據(jù)本發(fā)明，可操縱現(xiàn)有的控制信號(hào)、時(shí)序行為和控制邏輯以產(chǎn)生流水線的站。照此，流水線可通過(guò)很少的或沒(méi)有任何附加硬件就能實(shí)現(xiàn)。這就帶來(lái)了芯片區(qū)域的明顯節(jié)約，因而降低了造價(jià)。盡管本發(fā)明是在EDO和PNMDRAM的范圍內(nèi)描述的。但本發(fā)明具有更廣泛的應(yīng)用。例如，本發(fā)明可以應(yīng)用到其它利用流水線的存儲(chǔ)器結(jié)構(gòu)中以便提高或獲得大的數(shù)據(jù)帶寬。
為了更好地理解本發(fā)明，提供了對(duì)在傳統(tǒng)DRAM中使用的地址變換檢測(cè)(ATD)脈沖的描述。ATD脈沖通常響應(yīng)于在DRAM設(shè)備中在一存儲(chǔ)器存取(例如讀出或?qū)懭?期間的一個(gè)列地址變化而產(chǎn)生。提供了對(duì)傳統(tǒng)的EDODRAM的一示例性存儲(chǔ)器讀循環(huán)，以說(shuō)明ATD脈沖的產(chǎn)生。
在一個(gè)讀存取循環(huán)初始化之后，行地址被放置在地址總線上。根據(jù)一個(gè)RAS例如從高邏輯電平到低邏輯電平的躍遷，該行地址被譯碼并且與那個(gè)特定的行地址(即頁(yè))相關(guān)連的物理存儲(chǔ)單元被激活。該行的激活是通過(guò)啟動(dòng)與被選擇頁(yè)相對(duì)應(yīng)的初級(jí)檢測(cè)放大器來(lái)獲得的。啟動(dòng)該初級(jí)檢測(cè)放大器也刷新了存儲(chǔ)單元的被選擇行。
在該行地址之后一個(gè)列地址被放置在地址線路上。然后這個(gè)列地址被譯碼。在被選擇的頁(yè)中與該譯碼的列地址相關(guān)的存儲(chǔ)單元被從初級(jí)檢測(cè)放大器中選擇出來(lái)和再次被二級(jí)檢測(cè)放大器放大。
當(dāng)一地址在地址總線上變化時(shí)，一地址進(jìn)行變換。在一RAS從高邏輯電平躍遷到低邏輯電平之后發(fā)生的任何地址變換均是列地址變換。無(wú)論什么時(shí)候檢測(cè)到列地址變換，均產(chǎn)生一個(gè)地址變換檢測(cè)(ATD)脈沖。這個(gè)ATD脈沖激活二級(jí)檢測(cè)放大器，這個(gè)二級(jí)檢測(cè)放大器用來(lái)進(jìn)一步放大由初級(jí)檢測(cè)放大器檢測(cè)的信號(hào)并把這個(gè)信號(hào)放置在內(nèi)部讀/寫數(shù)據(jù)總線上。片外驅(qū)動(dòng)器(OCD)用來(lái)把來(lái)自內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)驅(qū)動(dòng)到DQ線路上。
從圖1中可以看出，列地址變換發(fā)生在CAS從高電平到低電平的躍遷之前。照此，ATD脈沖在CAS從高電平到低電平的躍遷以前激活二級(jí)檢測(cè)放大器。因此，列地址變換存取列數(shù)據(jù)并把其傳送到內(nèi)部讀/寫數(shù)據(jù)總線上中。CAS從高電平到低電平的躍遷把被選擇的列數(shù)據(jù)驅(qū)動(dòng)到外部DQ線路上。
根據(jù)本發(fā)明，一個(gè)流水線列存取路徑導(dǎo)致較短的CAS循環(huán)時(shí)間以增大帶寬。本發(fā)明利用現(xiàn)有的信號(hào)來(lái)有效地建立流水線。
在一個(gè)實(shí)施例中，一個(gè)流水線站通過(guò)操縱ATD脈沖被建立起來(lái)。圖3顯示了與其它信號(hào)相關(guān)的ATD脈沖的時(shí)序圖。正如所示的，一ATD脈沖320響應(yīng)于一個(gè)CAS從非激活電平到激活電平的躍遷310而產(chǎn)生。圖示性地，CAS躍遷是從邏輯高電平到邏輯低電平(下降沿)。
產(chǎn)生ATD脈沖，直到檢測(cè)到CAS的下降沿后將該ATD信號(hào)的產(chǎn)生(由虛線380表示)在傳統(tǒng)的DRAM上延遲td時(shí)間。延遲時(shí)間td有利地產(chǎn)生流水線站。該流水線站是從列地址變換到CAS的下降沿，該CAS的下降沿引起ATD脈沖的產(chǎn)生。如前面所解釋的，通過(guò)訪問(wèn)與被譯碼的列地址相對(duì)應(yīng)的頁(yè)的某一部分和通過(guò)激活把數(shù)據(jù)驅(qū)動(dòng)到內(nèi)部讀/寫數(shù)據(jù)總線上的二級(jí)檢測(cè)放大器，該ATD脈沖初始化一個(gè)列存取。延遲該ATD脈沖的產(chǎn)生也就延遲二級(jí)檢測(cè)放大器的激活。結(jié)果，流水線站將一列地址350譯碼而并不把相關(guān)的數(shù)據(jù)提供到內(nèi)部讀/寫數(shù)據(jù)總線上。
在一個(gè)實(shí)施例中，抑制ATD脈沖的產(chǎn)生直到CAS的下降沿可以通過(guò)應(yīng)用簡(jiǎn)單門邏輯來(lái)實(shí)現(xiàn)。例如，傳統(tǒng)的用于檢測(cè)一個(gè)列地址變換355和響應(yīng)于其而產(chǎn)生ATD脈沖的電路卻能用來(lái)檢測(cè)CAS 310的下降沿。通過(guò)修改現(xiàn)有電路以檢測(cè)并對(duì)應(yīng)于CAS的下降沿而不是列地址變換，則需要很少的或不需要附加電路。
與被譯碼的列地址350相關(guān)連的數(shù)據(jù)360并不放置在內(nèi)部讀/寫數(shù)據(jù)總線上直到ATD脈沖320產(chǎn)生之后，ATD脈沖320的產(chǎn)生是在CAS的下降沿之后。從圖3可以看出，在ATD脈沖之后的某一時(shí)間數(shù)據(jù)360在內(nèi)部讀/寫數(shù)據(jù)總線上處于可用狀態(tài)。根據(jù)PNM，在CAS 312的下降沿之后，這個(gè)數(shù)據(jù)被驅(qū)動(dòng)到DQ線路上。然而，CAS下降沿312還導(dǎo)致另一個(gè)ATD脈沖351的產(chǎn)生。ATD脈沖351初始化下一個(gè)列存取，該下一個(gè)列存取對(duì)所有的內(nèi)部總線預(yù)充電。
對(duì)總線的預(yù)先充電破壞了其上的所有數(shù)據(jù)，包括在內(nèi)部讀/寫數(shù)據(jù)總線上對(duì)應(yīng)于前一個(gè)列存取的數(shù)據(jù)360。為了阻止數(shù)據(jù)在被寫到外部DQ總線之前被破壞，該數(shù)據(jù)需要被保存起來(lái)。在傳統(tǒng)的EDO、DRAM中，包括一鎖存器或寄存器的片外驅(qū)動(dòng)器(OCD)用來(lái)保持來(lái)自內(nèi)部讀/寫數(shù)據(jù)總線的數(shù)據(jù)直到下一個(gè)CAS的下降沿。一個(gè)傳送信號(hào)(TRF)控制將數(shù)據(jù)傳送到OCD鎖存器中和在內(nèi)部數(shù)據(jù)總線預(yù)先充電之后用于連續(xù)的DQ信號(hào)驅(qū)動(dòng)。
根據(jù)本發(fā)明，提供了一個(gè)流水線站，用于保持來(lái)自內(nèi)部讀/寫數(shù)據(jù)總線的數(shù)據(jù)以便用于連續(xù)的片外驅(qū)動(dòng)。在一個(gè)實(shí)施例中，流水線站是通過(guò)控制TRF信號(hào)建立起來(lái)的。這個(gè)流水線站允許與前一個(gè)存儲(chǔ)地址相關(guān)連的數(shù)據(jù)存儲(chǔ)在一鎖存器中直到該數(shù)據(jù)被準(zhǔn)備好放置在外部DQ總線上。
圖4顯示了與其它信號(hào)相關(guān)的TRF的時(shí)序圖。圖示性地，該實(shí)施例包括一個(gè)由CAS的下降沿觸發(fā)的ATD信號(hào)，正如按照?qǐng)D3所描述的那樣。如圖所示，TRF脈沖由CAS的下降沿觸發(fā)。
對(duì)第一CAS下降沿440的響應(yīng)產(chǎn)生第一ATD脈沖450，導(dǎo)致與第一列地址431相關(guān)的數(shù)據(jù)460被放置在內(nèi)部讀/寫數(shù)據(jù)總線上。數(shù)據(jù)460大約在第二CAS下降沿441發(fā)生時(shí)出現(xiàn)在內(nèi)部讀/寫總線上。CAS的第二下降沿分別觸發(fā)ATD脈沖451和TRF脈沖471。ATD脈沖451為下一個(gè)列地址初始化一個(gè)列存取。幾乎在同一時(shí)間，TRF脈沖引起數(shù)據(jù)460被傳送到OCD鎖存器，防止由于ATD脈沖而使內(nèi)部讀/寫總線被預(yù)充電所引起的該數(shù)據(jù)的破壞。數(shù)據(jù)460隨后被驅(qū)動(dòng)到DQ線路上。
正如所描述的，流水線站是在TRF脈沖471與前一個(gè)ATD脈沖451之間的。把來(lái)自前一個(gè)列地址的數(shù)據(jù)460存儲(chǔ)到OCD鎖存器中的流水線站，防止數(shù)據(jù)460在數(shù)據(jù)被驅(qū)動(dòng)到DQ線路上之前和之后被破壞。這種在CAS的第二下降沿之后把所選擇的數(shù)據(jù)提供到DQ線路上的操作相應(yīng)于PNM。
根據(jù)本發(fā)明，在CAS的邊沿上觸發(fā)TRF脈沖可以通過(guò)應(yīng)用簡(jiǎn)單的門邏輯來(lái)實(shí)現(xiàn)。例如，用來(lái)檢測(cè)觸發(fā)TRF脈沖的傳統(tǒng)電路可以修改為在CAS的下降沿觸發(fā)TRF脈沖。通過(guò)修改現(xiàn)有的EDO電路以在CAS的下降沿觸發(fā)TRF脈沖，只需要很少的附加電路或不需要附加電路。
正如前面所討論的，PNM命令數(shù)據(jù)的相鄰塊以成組的方式存取。傳統(tǒng)的PNM DRAM使用了一個(gè)計(jì)數(shù)器或多個(gè)計(jì)數(shù)器來(lái)增加由CAS選通的列地址以便在相鄰的物理存儲(chǔ)位置中選擇數(shù)據(jù)塊，把多個(gè)相鄰的數(shù)據(jù)字成組而在數(shù)據(jù)成組期間并設(shè)有進(jìn)一步把外部列地址提供給DRAM。為了有效地提供PNM的成組功能，一個(gè)計(jì)數(shù)器被用來(lái)增加第一列地址的地址以便依次的列地址被DRAM處理以完成成組。
在另一個(gè)實(shí)施例中，根據(jù)圖3和圖4的流水線站被組合在一起以便有效地復(fù)制PNM功能。圖5顯示了在存儲(chǔ)器存取期間與其它信號(hào)相關(guān)的ATD和TRF信號(hào)的時(shí)序圖。正如所示的，ATD和TRF脈沖均由CAS的下降沿觸發(fā)來(lái)建立流水線站。存儲(chǔ)器存取從一個(gè)RAS下降沿535開(kāi)始，使得一個(gè)行地址531被譯碼。被譯碼的行地址激活與其有聯(lián)系的存儲(chǔ)單元的一行。然后流水線的第一站對(duì)一個(gè)列地址535譯碼。由第一CAS下降沿521觸發(fā)的ATD脈沖541開(kāi)始流水線的第二站。在第二流水線站中，與列地址535相關(guān)的數(shù)據(jù)560被讀出并驅(qū)動(dòng)到內(nèi)部讀/寫數(shù)據(jù)總線上。正如所顯示的，數(shù)據(jù)大約在下一個(gè)CAS下降沿522發(fā)生時(shí)出現(xiàn)在內(nèi)部讀/寫數(shù)據(jù)總線上。CAS下降沿522產(chǎn)生TRF脈沖552，初始化流水線的第三站。流水線的第三站把數(shù)據(jù)存儲(chǔ)在例如OCD鎖存器中。
一個(gè)計(jì)數(shù)器，例如，遞增計(jì)數(shù)為第二列存取提供列地址，使得第一流水線站重新開(kāi)始。另外，CAS下降沿522觸發(fā)ATD脈沖542，初始化成組的第二個(gè)列存取。作為第二列存取的結(jié)果數(shù)據(jù)總線被預(yù)先充電，破壞了其上的所有數(shù)據(jù)。然而，TRF脈沖552在由于第二次列存取所引起的破壞之前把數(shù)據(jù)560存儲(chǔ)起來(lái)。然后，存儲(chǔ)在OCD鎖存器中的數(shù)據(jù)被驅(qū)動(dòng)到外部DQ總線上。因此，在DQ總線上的數(shù)據(jù)580對(duì)應(yīng)于列地址535。數(shù)據(jù)580在第二CAS下降沿之后但在第三CAS下降沿之前的某一段時(shí)間內(nèi)是有效的，這與PNM是相協(xié)調(diào)的。隨后的計(jì)數(shù)器遞增計(jì)數(shù)和ATD和TRF脈沖重新啟動(dòng)第一、第二和第三流水線站直到完成PNM成組。
通常，在產(chǎn)生一個(gè)ATD脈沖以引起一個(gè)列存取的時(shí)刻與在內(nèi)部讀/寫數(shù)據(jù)總線上的前一個(gè)數(shù)據(jù)被真正破壞的時(shí)刻之間存在一延遲時(shí)間(例如，大約1到2ns)，這是因?yàn)榘褦?shù)據(jù)總線預(yù)先充電到一個(gè)足夠的電平以便改寫其上的數(shù)據(jù)需要一些時(shí)間。該延遲時(shí)間被稱為tDD(數(shù)據(jù)被破壞時(shí)間)。這樣的延遲可以被有利地用來(lái)為下一個(gè)數(shù)據(jù)存取激活第二個(gè)流水線站而前一個(gè)存取仍在進(jìn)行中。這個(gè)事實(shí)可以被利用來(lái)允許DRAM用較短的CAS循環(huán)時(shí)間操作，帶來(lái)了較快的操作速度和增大了的數(shù)據(jù)帶寬。
在本發(fā)明的另一個(gè)實(shí)施例中，延遲時(shí)間tDD被有利地應(yīng)用于改善CAS循環(huán)時(shí)間。具體地說(shuō)，如在圖5中所示，響應(yīng)于CAS從高電平到低電平的躍遷再加上一個(gè)延遲時(shí)間tP而產(chǎn)生TRF脈沖。這就導(dǎo)致了相對(duì)于ATD脈沖被延遲了tP時(shí)間的TRF脈沖的產(chǎn)生。這個(gè)延遲時(shí)間tP少于大約tDD。而在另一個(gè)實(shí)施例中，延遲時(shí)間tP≤大約tDD的95％，可取的是延遲時(shí)間tP≤大約tDD的90％，更可取的是tP大約在tDD的20-90％之間，更進(jìn)一步可取的是tP大約在tDD的50-85％之間，和最可取的是tP大約在tDD的70-80％之間。延遲TRF的產(chǎn)生引起了第二流水線站重疊操作tP時(shí)間。正如在圖5中所示的，ATD脈沖542在產(chǎn)生TRF脈沖552之前釋放第二列存取以終止第一列存取。照此，第一列存取和第二列存取兩者同時(shí)處于工作狀態(tài)，至少到TRF脈沖552被觸發(fā)之前。具有兩個(gè)相同的流水線站重疊(即同時(shí)處于工作狀態(tài))的流水線被稱為波管。這種方法有利地允許進(jìn)一步降低CAS的循環(huán)時(shí)間(即增大CAS的頻率)而并沒(méi)有與附加控制電路相關(guān)的附加時(shí)序和復(fù)雜性上的代價(jià)。
在PNM或成組EDO方式操作中，以及在其它高性能存儲(chǔ)器諸如SDRAM、SLDRAM或Rambus設(shè)備中，列地址的兩個(gè)最低有效位，即ADD<0>和ADD<1>，頻繁地在兩種狀態(tài)間轉(zhuǎn)換。這是由于這樣的事實(shí)，即在一最初的列地址被接收到之后，隨后的列地址通過(guò)一個(gè)計(jì)數(shù)器或幾個(gè)計(jì)數(shù)器被產(chǎn)生出來(lái)以遞增地增加列地址。在這種方式中，連續(xù)的物理存儲(chǔ)器位置被選擇出來(lái)，因此，相鄰的存儲(chǔ)數(shù)據(jù)被訪問(wèn)以便產(chǎn)生所期望的數(shù)據(jù)成組。然而，如果與在兩種狀態(tài)間轉(zhuǎn)換位相關(guān)的信號(hào)線上的電容相當(dāng)高，就會(huì)導(dǎo)致相當(dāng)大的功耗。
參考圖6A，圖中示出了一個(gè)傳統(tǒng)的列譯碼器10。列譯碼器10與一全地址總線40可操作地耦合在一起。示例性地，列地址譯碼器10是一個(gè)四位譯碼器，因此，列譯碼器20、30等用來(lái)完全地解釋一完整的列地址。不過(guò)，一個(gè)列地址的低四位通常提供給列譯碼器10中的預(yù)譯碼器14。預(yù)譯碼器14把較低的四位分送到八條信號(hào)線上(每2位成一組，每組4個(gè)信號(hào))。兩個(gè)最低有效位(ADD<0>，ADD<1>)被分送到預(yù)譯碼的地址線16至22上。提供給下一個(gè)譯碼站的譯碼器24以用于進(jìn)一步譯碼的這些地址線實(shí)際上延長(zhǎng)了列譯碼器區(qū)域的長(zhǎng)度。這些在傳統(tǒng)譯碼器內(nèi)部預(yù)譯碼的地址線相對(duì)較長(zhǎng)，因此具有高電容。頻繁地在兩種狀態(tài)間轉(zhuǎn)換的高電容線路無(wú)謂地消耗電能。
圖6B顯示了根據(jù)本發(fā)明的具有分段的預(yù)譯碼器的譯碼器50。正如所示的，譯碼器50的分段選擇線預(yù)譯碼器52-58與全地址總線40可操作地連接在一起。對(duì)每一個(gè)分段選擇線預(yù)譯碼器52-58提供列地址的兩個(gè)最低有效位。應(yīng)該明白，與列地址相關(guān)聯(lián)的任何位數(shù)可以以這種方法分段以便降低功耗；然而，在最小的情況，本發(fā)明規(guī)定兩個(gè)最低有效位以這種方法進(jìn)行預(yù)譯碼。這樣做是可取的，因?yàn)樵赑NM中，這樣的最初兩位最低有效地址位將最頻繁地在兩種狀態(tài)間轉(zhuǎn)換。還應(yīng)該明白，正如在圖6B中所示的，與傳統(tǒng)的譯碼器10相比，本發(fā)明中的列譯碼器50的主要差異在于，對(duì)應(yīng)于最低有效位ADD<0>和ADD<1>的預(yù)譯碼列地址線62-68實(shí)際上并不延長(zhǎng)譯碼器50的長(zhǎng)度。更確切講，該分段選擇線預(yù)譯碼器必須只在它們的分段區(qū)域內(nèi)驅(qū)動(dòng)預(yù)譯碼的地址信息，因此，預(yù)譯碼地址線明顯地變短。較短的線路降低了電容性負(fù)載，因而也就降低了功耗。
圖6C更詳細(xì)地顯示了分段譯碼器的預(yù)譯碼器。圖示性地，預(yù)譯碼器52-58構(gòu)造于內(nèi)部用于以如下的方式預(yù)譯碼該兩個(gè)最低有效列地址位ADD<0>和ADD<1>。預(yù)譯碼器52對(duì)ADD<0>＝0和ADD<1>＝0的地址產(chǎn)生作出響應(yīng)。在這樣一種狀態(tài)中，根據(jù)圖6C所示的邏輯構(gòu)造的預(yù)譯碼器，預(yù)譯碼的列地址線62處于工作狀態(tài)(高邏輯電平)，因此激活下一個(gè)(例如，最后一個(gè))譯碼站的譯碼器24(即分段)的四個(gè)譯碼器。預(yù)譯碼器54對(duì)ADD<0>＝1、ADD<1>＝0的地址產(chǎn)生作出響應(yīng)，用于激活與預(yù)譯碼的列地址線64相關(guān)的分段。預(yù)譯碼器56和58分別對(duì)ADD<0>＝0、ADD<1>＝1和ADD<0>＝1、ADD<1>＝1的地址產(chǎn)生作出響應(yīng)，它們分別激活分別與預(yù)譯碼的列地址線66和68相關(guān)的分段。然后，在下一個(gè)譯碼站中的一特定分段的譯碼器24的4個(gè)譯碼器中的一個(gè)被無(wú)分段預(yù)譯碼器60選擇出來(lái)，該無(wú)分段預(yù)譯碼器60在ADD<0>和ADD<1>中的一個(gè)成組期間根本不被觸發(fā)。因此，正如上面所解釋的，預(yù)譯碼器52-58只需要驅(qū)動(dòng)在其自己分段中的預(yù)譯碼地址信息，因此，縮短了預(yù)譯碼的地址線、降低了電容，并因此降低了存儲(chǔ)器芯片的功耗。
盡管在此已結(jié)合附圖對(duì)本發(fā)明的圖示性實(shí)施例進(jìn)行了描述，但是應(yīng)該明白，本發(fā)明并不限于這些明確的實(shí)施例，因此本領(lǐng)域的技術(shù)人員可對(duì)本發(fā)明作出多種其它改變和修改而均不偏離本發(fā)明的范圍。
權(quán)利要求
1.一種明顯地增大動(dòng)態(tài)存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法，該動(dòng)態(tài)存儲(chǔ)設(shè)備包括至少一個(gè)存儲(chǔ)單元，一個(gè)列譯碼器和一個(gè)內(nèi)部讀/寫數(shù)據(jù)總線，該列譯碼器在接收到一列地址時(shí)對(duì)其進(jìn)行譯碼，以便響應(yīng)于對(duì)該動(dòng)態(tài)存儲(chǔ)設(shè)備所產(chǎn)生的地址變換檢測(cè)(ATD)脈沖的接收，而將存儲(chǔ)在至少一個(gè)相應(yīng)于該已譯碼的列地址的存儲(chǔ)單元中的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上。該方法包括暫時(shí)抑制該ATD脈沖的產(chǎn)生的步驟，以便直到該ATD脈沖的延遲產(chǎn)生之后才將從該至少一個(gè)存儲(chǔ)單元中選擇出來(lái)的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上，因而由此真正定義第一流水線站。
2.如權(quán)利要求1所限定的方法，進(jìn)一步包括響應(yīng)于一列地址選通(CAS)信號(hào)而產(chǎn)生延遲的ATD脈沖的步驟。
3.如權(quán)利要求1所限定的方法，其中所述動(dòng)態(tài)存儲(chǔ)設(shè)備進(jìn)一步包括輸出數(shù)據(jù)存儲(chǔ)裝置，并且其中的輸出數(shù)據(jù)響應(yīng)于一傳送脈沖而被存儲(chǔ)在該輸出數(shù)據(jù)存儲(chǔ)裝置中，其中該方法進(jìn)一步包括在實(shí)際上非常接近于該延遲的ATD脈沖的產(chǎn)生時(shí)間附近產(chǎn)生該傳送脈沖，以便將出現(xiàn)在該內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲(chǔ)在該輸出數(shù)據(jù)存儲(chǔ)裝置中，因而由此真正定義第二流水線站。
4.如權(quán)利要求3所限定的方法，進(jìn)一步包括響應(yīng)于一列地址選通(CAS)信號(hào)而產(chǎn)生該傳送脈沖的步驟。
5.如權(quán)利要求3所限定的方法，其中每一個(gè)傳送脈沖的產(chǎn)生相對(duì)于每一個(gè)延遲的ATD脈沖的產(chǎn)生均被延遲，以便實(shí)現(xiàn)同一流水線站的重疊激活。
6.如權(quán)利要求3所限定的方法，其中所述輸出數(shù)據(jù)存儲(chǔ)裝置是片外(off-chip)驅(qū)動(dòng)器鎖存器。
7.如權(quán)利要求1所限定的方法，其中所述動(dòng)態(tài)存儲(chǔ)設(shè)備是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(DRAM)設(shè)備。
8.如權(quán)利要求1所限定的方法，其中所述動(dòng)態(tài)存儲(chǔ)設(shè)備是一同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(SDRAM)設(shè)備。
9.一種明顯地增大動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(DRAM)設(shè)備的數(shù)據(jù)帶寬的方法，該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(DRAM)設(shè)備被最初構(gòu)造成以擴(kuò)展的數(shù)據(jù)輸出(EDO)方式操作，該EDO DRAM設(shè)備包括至少一個(gè)存儲(chǔ)單元、一個(gè)列譯碼器、一個(gè)內(nèi)部讀/寫數(shù)據(jù)總線和一個(gè)片外驅(qū)動(dòng)器鎖存器，該列譯碼器在接收到一列地址時(shí)對(duì)其進(jìn)行譯碼，以便響應(yīng)于對(duì)該動(dòng)態(tài)存儲(chǔ)設(shè)備所產(chǎn)生的地址變換檢測(cè)(ATD)脈沖的接收，而將存儲(chǔ)在至少一個(gè)相應(yīng)于該已譯碼的列地址的存儲(chǔ)單元中的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上。和進(jìn)一步講，其中的輸出數(shù)據(jù)響應(yīng)于一個(gè)傳送脈沖而被存儲(chǔ)在該片外驅(qū)動(dòng)器鎖存器中，該方法包括如下步驟a)暫時(shí)抑制ATD脈沖的產(chǎn)生，以便不把從至少一個(gè)存儲(chǔ)單元中選擇出來(lái)的數(shù)據(jù)放置在該內(nèi)部讀/寫數(shù)據(jù)總線上直到響應(yīng)于一個(gè)列地址選通(CAS)信號(hào)的下降沿而延遲產(chǎn)生一個(gè)ATD脈沖之后，因而由此真正定義第一流水線站；和b)響應(yīng)于該CAS信號(hào)的同一下降沿而產(chǎn)生該傳送脈沖，以便把出現(xiàn)在該內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲(chǔ)在該片外驅(qū)動(dòng)器鎖存器之中，因而由此真正定義第二流水線站；借此，流水線半字節(jié)方式的操作通過(guò)EDO DRAM設(shè)備被真正地實(shí)現(xiàn)。
10.如權(quán)利要求9所限定的方法，其中每一個(gè)傳送脈沖的產(chǎn)生相對(duì)于每一個(gè)延遲的ATD脈沖的產(chǎn)生均被延遲，以便實(shí)現(xiàn)同一流水線站的重疊。
11.如權(quán)利要求9所限定的方法，其中所述列譯碼器包括分段選擇線列預(yù)譯碼器，這些分段選擇線列預(yù)譯碼器位于極接近于對(duì)應(yīng)于最后的譯碼站的位置，以便列地址的至少兩個(gè)連續(xù)的地址位被提供到該處。
12.如權(quán)利要求11所限定的方法，其中所述至少兩個(gè)連續(xù)的列地址位是列地址的兩個(gè)最低有效位。
全文摘要
一種明顯增大動(dòng)態(tài)隨機(jī)存取存儲(chǔ)設(shè)備的數(shù)據(jù)帶寬的方法,該設(shè)備包括存儲(chǔ)單元、列譯碼器、內(nèi)部讀/寫數(shù)據(jù)總線和片外驅(qū)動(dòng)器鎖存器。該方法包括步驟:暫時(shí)抑制地址變換檢測(cè)(ATD)脈沖的產(chǎn)生,以便不把從存儲(chǔ)單元中選擇出來(lái)的數(shù)據(jù)放置在內(nèi)部讀/寫數(shù)據(jù)總線上,直到響應(yīng)于一列地址選通(CAS)信號(hào)而產(chǎn)生一延遲的ATD脈沖之后;響應(yīng)于下一CAS信號(hào)而產(chǎn)生一傳送脈沖,以便把出現(xiàn)在內(nèi)部讀/寫數(shù)據(jù)總線上的數(shù)據(jù)存儲(chǔ)在片外驅(qū)動(dòng)器鎖存器中。
文檔編號(hào)G11C11/407GK1207528SQ98105779
公開(kāi)日1999年2月10日 申請(qǐng)日期1998年3月25日 優(yōu)先權(quán)日1997年3月28日
發(fā)明者彼得·普赫米勒, 渡邊羊次 申請(qǐng)人:西門子公司, 株式會(huì)社東芝