專利名稱：回音集成電路的新結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及回音集成電路的結(jié)構(gòu)，尤其是指采用動態(tài)隨機(jī)存取存儲器取代靜態(tài)隨機(jī)存取存儲器的回音集成電路新結(jié)構(gòu)。
目前在卡拉OK等相關(guān)產(chǎn)品上作回音處理的回音集成電路(IC)均使用靜態(tài)隨機(jī)存取存儲器(SRAM)儲存音頻數(shù)據(jù)以達(dá)成延遲效果，但一般回音IC中每一個單元(CELL)要用6個晶體管，如

圖1所示，其中包含兩個PMOS晶體管與四個NMOS晶體管，數(shù)目太多，而且因?yàn)镻MOS與NMOS的結(jié)構(gòu)不一樣，因此制程上比較繁瑣，這些因素都使回音IC的體積無法縮小，成本無法降低。
因此本發(fā)明的目的在于提供一種回音集成電路的新結(jié)構(gòu)，使用動態(tài)隨機(jī)存取存儲器(DRAM)設(shè)計(jì)，以產(chǎn)生移位寄存器的作用；減少每一存儲單元中晶體管的數(shù)目，并且只有單種晶體管(如NMOS或PMOS)，可使制程簡化，于是使回音集成電路的體積大量縮小，成本巨幅降低。
本發(fā)明另一目的在于重新安排所使用的時脈信號，重新安排存儲單元矩陣，使系統(tǒng)因時脈結(jié)構(gòu)所造成的電源突沖(SPIKE)為之降低，于是噪聲減少，音質(zhì)減少，音質(zhì)提高。而且噪聲頻率提高，可以使用成本較低的濾波器。
圖1為已往回音集成電路的存儲單元示意圖。
圖2為本發(fā)明回音電路的存儲單元示意圖。
圖3為本發(fā)明數(shù)字脈沖數(shù)據(jù)以及相關(guān)時脈信號的示意圖。
圖4為本發(fā)明存儲單元矩陣示意圖。
圖5為本發(fā)明電源受數(shù)字脈沖數(shù)據(jù)影響產(chǎn)生突沖(SPIKE)的示意圖。
圖6為本發(fā)明回音集成電路的存儲單元再縱分為8個部分的示意圖。
圖7為本發(fā)明將各組時脈信號相位錯開的示意圖。
圖8為本發(fā)明電源受數(shù)字脈沖數(shù)據(jù)影響產(chǎn)生突沖(PSIKE)的改良示意圖。
請參考圖2，其為本發(fā)明以動態(tài)隨機(jī)存取存儲器(DRAM)方式取代已往靜態(tài)隨機(jī)存取存儲器(SRAM)作為存儲單元的示意圖，圖中顯示只用了3個NMOS，沒有PMOS，因此制程簡易，體積縮小。數(shù)字脈沖數(shù)據(jù)DIN(波形如圖3所示)先送到T1的源極1(輸入端)，接著脈沖信號CLOCK1送入T1的柵極2(寫入端)，使T1的源極1與漏極3導(dǎo)通，于是DIN送到T3的柵極8存儲起來，因此CLOCK1的動作為一種寫入的動作。脈沖信號CLOCK8送入T2的柵極5(讀取端)時，則使T2的源極6與漏極7導(dǎo)通，而前次存儲T3柵極8的DIN則使T3的源極4與漏極6導(dǎo)通，于是將T3源極4所接的地電位送到T2的漏極7(輸出端)，因此，CLOCK8的動作為一種讀出的動作。以上為本發(fā)明存儲單元的動作說明。
請參考圖4，其為本發(fā)明存儲單元矩陣示意圖，排成8列6,000行，總共48,000個存儲單元，圖中只畫出2行，其余類推。DIN、CLOCK1、CLOCK8的波形如圖3所示，CLOCK1、CLOCK8的脈沖波形互不重疊，彼此順序相差的時間剛好等于DIN中每一脈沖相差的時間，而且各CLOCK均分別包含于每一個順序相關(guān)的DIN脈沖中，CLOCK1、CLOCK8脈沖是循環(huán)往復(fù)的，因此CLOCK8后面又是CLOCK1。數(shù)字脈沖數(shù)據(jù)DIN為語音信號經(jīng)模擬數(shù)字轉(zhuǎn)換后所產(chǎn)生的，送入第1行的8個存儲單元(SU1,1～SU8,1)中各IN(輸入)端(即圖2中T1的源極1)。CLOCK8送入第1列6000個存儲單元(SU1,1～SU1,6000)中各RD(讀取)端(即圖2中T2的柵極5)，CLOCK1則送入第1列6000個儲存單元(SU1,1～SU1,6000)中各WR(寫入)端(即圖2中T1的柵極2)，同時送入第2列6000個存儲單元(SU2,1～SU2,6000)中各RD端(即圖2中T2的柵極5)，余類推。換句話說，每一個CLOCK除了送入某列6000個存儲單元中各WR端外，并送入次列6000個儲存單元中各RD端。第1行8個儲存單元(SU1,1～SU8,1)的OUT(輸出)端(即圖2中T2的漏極7)連在一起，經(jīng)一反相器INV接到下一行8個儲存單元(SU1,2～SU8,2)中各IN端，余類推。
如圖3所示，數(shù)字脈沖數(shù)據(jù)DIN的第1個脈沖PSI選送入第1行的8個存儲單元(SU1,1～SU8,1)中，隨后CLOCK1送入第1列6000個儲存單元(SU1,1～SU1,6000)中各WR端，同時送入第2列6000個儲存單元(SU2,1～SU2,6000)中各RD端，因此將PSI送入SU1,1中T3的柵極8而儲存起來，其他的儲存單元并無動作，因?yàn)榕c其相接的CLOCK尚未送來。接著第2個脈沖PS2送入第1行的8個存儲單元(SU1,1～SU8,1)中，隨后CLOCK2送入第2列6000個儲存單元(SU2,1～SU2,6000)中各WR端，同時送入第3列6000個存儲單元(SU3,1～SU3,6000)中各RD端，因此將PS2送入SU2,1中T3的柵極8而儲存起來，其余存儲單元不受影響。如此進(jìn)行8次之后，SU1,1～SU8,1中均順序存儲了一個DIN的相關(guān)脈沖數(shù)據(jù)，第8次以后送入的時脈又為CLOCK1。CLOCK8送入第1列6000個儲存單元(SU1,1～SU1,6000)中各RD端時，使SU1,1的OUT端為地電位(因?yàn)門3源極4所接的地電位送到T2的漏極7)，經(jīng)INV反相后恢復(fù)為延遲的正脈沖PS1而送入第2行的8個存儲單元(SU1,2～SU8,2)中。下一個脈沖CLOCK1送來時，則不但在SU1,1中再存儲第二個PS1數(shù)據(jù)，同時使第一個延遲的PS1儲存于SU1,2中，而且因送入SU2,1中的RD端，所以使SU2,1的OUT端為地電位(因?yàn)門3源極4所接的地電位送到T2的漏極7)經(jīng)INV反相后恢復(fù)為延遲的正脈沖PS2而送入第2行的8個存儲單元(SU1,2～SU8,2)中，等到CLOCK2來到時就儲存于SU2,2中，如此反覆進(jìn)行，每一個循環(huán)(CLOCK1～CLOCK8)將8個DIN脈沖數(shù)據(jù)往下一行8個儲存單元推送，一段時間后這種推送事實(shí)上是每一列6000個儲存單元都同時進(jìn)行的，數(shù)字脈沖數(shù)據(jù)DIN因而逐步由最后一行的OUT端送出去。換句話說，本發(fā)明之結(jié)構(gòu)具有移位寄存器的作用，因而達(dá)成將數(shù)字脈沖數(shù)據(jù)延遲推送的目的。此外，應(yīng)注意的是每一時脈信號均含在該數(shù)字脈沖數(shù)據(jù)的各相關(guān)脈沖或相關(guān)延遲脈沖范圍之內(nèi)。
這種結(jié)構(gòu)的好處是將脈沖數(shù)據(jù)分成8組(其實(shí)組數(shù)并無限制)推送，達(dá)成延遲作用，回授時獲得較細(xì)致的回音效果，而且此種DRAM結(jié)構(gòu)無需更新(REFRESH)動作，因?yàn)槊看瓮扑蜁r就已達(dá)成更新作用。
但上述結(jié)構(gòu)仍有毛病，因?yàn)槊看味纪瑫r推送6000個數(shù)據(jù)，而數(shù)據(jù)均為脈沖波形，因而使電源產(chǎn)生極大的突沖(SPIKE)，如圖5所示。這種過大的突沖勢必影響回音IC的音質(zhì)，有時不但達(dá)不到回音的回腸蕩氣效果，反而影響原音，因此弄巧成拙。
因此本發(fā)明進(jìn)一步改善上述結(jié)構(gòu)，如圖6所示，將存儲單元矩陣6000行再縱分為8個部分，各部分之間仍然相連，但各部分所用的時脈信號有所分別，如圖7所示。圖7中僅示出每一部分的CLOCK1(其他CLOCK類推)，分別以CLOCK11、CLOCK21、CLOCK81標(biāo)示，各時脈相差一固定時間，使縱行所分8部分的同列8個時脈信號不再一致，而是差了一個相位，所延遲之時間必須使每一CLOCK仍含在DIN的各相關(guān)脈沖或相關(guān)延遲脈沖范圍內(nèi)。因此任一時脈信號送入時不再驅(qū)動6000個數(shù)據(jù)，而是驅(qū)動750個數(shù)據(jù)，因此對電源所造成的突沖(SPIKE)大幅降低，如圖8所示，而且使突沖頻率增加8倍，即使造成噪聲，也在人耳頻率響應(yīng)以外，人類感覺不出來，因此相關(guān)的濾波器可以簡單設(shè)計(jì)，使成本降低。
權(quán)利要求
1．一種回音集成電路的新結(jié)構(gòu)，其中使用動態(tài)隨機(jī)存取存儲器作為存儲單元，而非使用靜態(tài)隨機(jī)存取存儲器作為儲存單元。
2．如權(quán)利要求1的新結(jié)構(gòu)，其中該儲存單元僅以NMOS或PMOS組成。
3．如權(quán)利要求2的新結(jié)構(gòu)，其中該NMOS或PMOS的數(shù)目為3。
4．如權(quán)利要求1的新結(jié)構(gòu)，其中多個該存儲單元排列成N×M的矩陣，N、M為正整數(shù)，使用N個不同的時脈信號驅(qū)動該矩陣，以便逐次輸入并輸出數(shù)字脈沖數(shù)據(jù)。
5．如權(quán)利要求4的新結(jié)構(gòu)，其中各該N個不同時脈信號的周期均相同，將該周期除以N即為各該N個不同時脈信號順序相差的時間，且此相差的時間即為該數(shù)字脈沖數(shù)據(jù)每一脈沖相差的時間，各該N個時脈信號均含在該數(shù)字脈沖數(shù)據(jù)的各相關(guān)脈沖或相關(guān)延遲脈沖范圍之內(nèi)。
6．如權(quán)利要求5的新結(jié)構(gòu)，其中各該N個時脈信號均同時驅(qū)動相關(guān)列M個存儲單元的寫入端以及次列M個存儲單元的讀取端，且該數(shù)字脈沖數(shù)據(jù)同時輸入該矩陣第一行各存儲單元的輸入端，該矩陣各行中每一存儲單元的輸出端連在一起，并經(jīng)一反相器接到次行每一存儲單元的輸入端。
7．如權(quán)利要求1的新結(jié)構(gòu)，其中多個該存儲單元排列成N×M的矩陣，N、M為正整數(shù)，再將該矩陣縱分為P個部分，使M/P為一正整數(shù)，提供P組不同的時脈信號，各組時脈信號均提供N個不同的時脈信號，各組時脈信號分別驅(qū)動該矩陣各P個部分，以便逐次輸入并輸出數(shù)字脈沖數(shù)據(jù)。
8．如權(quán)利要求7的新結(jié)構(gòu)，其中所有各組中各該N個時脈信號的周期均相同，將該周期除以N即為各組中各該N個時脈信號順序相差的時間，且此相差的時間即為該數(shù)字脈沖數(shù)據(jù)每一脈沖相差的時間，所有各組中各該N個時脈信號均含在該數(shù)字脈沖數(shù)據(jù)的各相關(guān)脈沖或相關(guān)延遲脈沖范圍之內(nèi)。
9．如權(quán)利要求8的新結(jié)構(gòu)，其中各組中各該N個時脈信號均同時驅(qū)動相關(guān)組相關(guān)列M/P個存儲單元的寫入端以及次列M/P個存儲單元的讀取端，但所有各組中驅(qū)動同一列的P個時脈信號并非同時，而是順序相差一固定時間，且此相差的固定時間仍使所有時脈信號均含在該數(shù)字脈沖數(shù)據(jù)的各相關(guān)脈沖或相關(guān)延遲脈沖范圍之內(nèi)，而該數(shù)字脈沖數(shù)據(jù)同時輸入該矩陣第一行各存儲單元的輸入端，該矩陣各行中每一存儲單元的輸出端連在一起，并經(jīng)一反相器接到次行每一存儲單元的輸入端。
全文摘要
本發(fā)明涉及一種回音集成電路的新結(jié)構(gòu),使用動態(tài)隨機(jī)存取存儲器(DRAM)設(shè)計(jì),以產(chǎn)生移位寄存器的作用;減少每一存儲單元中晶體管的數(shù)目,并且只有單種晶體管(如NMOS或PMOS),可使制程簡化,于是使回音集成電路的體積大量縮小,成本巨幅降低。而且重新安排所使用的時脈信號,重新安排存儲單元矩陣,使系統(tǒng)因時脈結(jié)構(gòu)所造成的電源突沖(SPIKE)為之降低,于是噪聲減少,音質(zhì)提高,同時噪聲頻率提高,可以使用成本較低的濾波器。
文檔編號G11C11/401GK1236954SQ98107908
公開日1999年12月1日 申請日期1998年4月25日 優(yōu)先權(quán)日1998年4月25日
發(fā)明者黃金炎 申請人:普誠科技股份有限公司