專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器，特別涉及一種設(shè)計(jì)用來減小數(shù)據(jù)通路的充電和放電電流的數(shù)據(jù)通路控制電路。
近年來，隨著CPU速度的加快，對半導(dǎo)體存儲(chǔ)器高工作速度的需求增強(qiáng)。為滿足這些需求，已提出了同步型半導(dǎo)體存儲(chǔ)器，這種器件與超過100Mhz的外部時(shí)鐘同步工作。關(guān)于這種半導(dǎo)體存儲(chǔ)器的現(xiàn)有文獻(xiàn)，例如有日本專利申請?zhí)卦S公開61-148692(發(fā)明名稱存儲(chǔ)器)、日本專利申請?zhí)卦S公開6-76566(發(fā)明名稱半導(dǎo)體存儲(chǔ)器)、日本專利申請?zhí)卦S公開7-45068(發(fā)明名稱同步型半導(dǎo)體存儲(chǔ)器)等等。
這些常規(guī)同步型半導(dǎo)體器件結(jié)構(gòu)的實(shí)例見圖7。參見圖7，輸入緩沖器1輸入地址信號ADD，輸入緩沖器2輸入外部時(shí)鐘CLK，與端子DQ相連的輸入緩沖器3輸入寫數(shù)據(jù)。內(nèi)部同步信號發(fā)生電路5輸入輸入緩沖器2的輸出，并輸出內(nèi)部同步信號ICLK1和ICLK2。短脈沖計(jì)數(shù)器12輸入輸入緩沖器1的輸出和內(nèi)部同步信號ICLK1，并輸出內(nèi)部列地址信號IADD。D觸發(fā)器(D-F/F)電路6輸入輸入緩沖器3的輸出，并與內(nèi)部同步信號ICLK1同步驅(qū)動(dòng)寫總線WBUS1。D-F/F電路7輸入寫總線WBUS1，并與內(nèi)部同步信號ICLK2同步驅(qū)動(dòng)寫總線WBUS2。列譯碼器8輸入內(nèi)部列地址信號IADD，并輸出列轉(zhuǎn)換YSW。讀出放大器9輸入列轉(zhuǎn)換YWS和寫總線WBUS2。存儲(chǔ)單元陣列10通過位線與讀出放大器9相連。
常規(guī)同步型半導(dǎo)體存儲(chǔ)器的工作實(shí)例如圖8的定時(shí)波形圖所示。內(nèi)部同步信號ICLK1是由外部時(shí)鐘CLK的上升沿(從低電平到高電平的過渡)容易地形成的脈沖，內(nèi)部同步信號ICLK2是預(yù)定延遲后由內(nèi)部同步信號ICLK1形成的脈沖。
當(dāng)在C1周期外部時(shí)鐘CLK的上升沿(此點(diǎn)將變成寫操作的起始點(diǎn))將Y=0加到外部地址信號ADD時(shí)，分別在C1、C2、C3和C4周期與內(nèi)部同步信號ICLK1同步產(chǎn)生了Y=0、Y=1、Y=2、和Y=3的內(nèi)部列地址IADD。這是因?yàn)檫@種同步型半導(dǎo)體存儲(chǔ)器在脈沖寬度4具有操作功能，其中借助一次外部地址輸入，在短脈沖計(jì)數(shù)器12中形成大量脈沖寬度的內(nèi)部列地址信號IADD。
這種內(nèi)部列地址的相繼次序由C1周期的外部地址信號和短脈沖類型決定。
表1順序型內(nèi)部列地址
表1顯示了短脈沖類型為順序型的情況，根據(jù)C1周期中外部地址信號ADD后2位(A1,A0)的邏輯電平，后2位按表1所示順序改變。在短脈沖寬度為4時(shí)，除后2位外的部分都是固定的。
表2交錯(cuò)型內(nèi)部列地址
表2展示了短脈沖類型為交錯(cuò)型的情況，其中后2位只以相同方式變化。
如上所述，具有短脈沖計(jì)數(shù)器12且內(nèi)部自動(dòng)依次形成地址的技術(shù)已伴隨著高速CPU的發(fā)展而誕生了，可以更頻繁地應(yīng)用同步型半導(dǎo)體存儲(chǔ)器，其中用戶可以選擇后2位隨地址序數(shù)依次遞增的順序型和將現(xiàn)地址和起始地址的異邏輯和選為下一地址的交錯(cuò)型。
圖8中，IY0表示內(nèi)部列地址的最低位，IY1表示從內(nèi)部列地址的低部分起的第二位。IY0與內(nèi)部同步信ICLK1同步變?yōu)榈汀⒏?、低、高，IY1變?yōu)榈?、低、高、高。列轉(zhuǎn)換YSW根據(jù)內(nèi)部列址IADD改變。
另外，當(dāng)在每個(gè)周期C1、C2、C3、C4中寫入到端子DQ的數(shù)據(jù)依次設(shè)置為低、高、低、高時(shí)，寫總線WBUS1的電平與內(nèi)部同步信號ICLK1同步地改變?yōu)榈?、高、低、高，寫總線WBUS2的電平與內(nèi)部同步信號ICLK2同步地改變?yōu)榈?、高、低、高?br> 通過調(diào)整內(nèi)部同步信號ICLK2的形成使之適合于選擇列轉(zhuǎn)換YSW，寫總線WBUS2上的寫入數(shù)據(jù)可以寫入由讀出放大器9中的由列轉(zhuǎn)換YSW所選定的讀出放大器。此后，寫入數(shù)據(jù)通過位線寫入到存儲(chǔ)單元陣列10的存儲(chǔ)單元中。
在寫總線WBUS1、WBUS2中，分別存在著寄生電容C1、C2(參見圖1)，當(dāng)每個(gè)周期的寫入數(shù)據(jù)如圖8的實(shí)例那樣變化時(shí)，將在每個(gè)周期中充入或放出電容(C1+C2)容量的電荷。
然而，由于如上所述的常規(guī)半導(dǎo)體存儲(chǔ)器這樣構(gòu)成，即，根據(jù)端子DQ中寫入數(shù)據(jù)的變化，寫總線WBUS1、WBUS2的電平也因此改變，所以存在一個(gè)問題，在每個(gè)周期寫入數(shù)據(jù)變化的情況下，在每個(gè)周期寄生電容C1和C2都充電或放電。
由于近年來半導(dǎo)體存儲(chǔ)器容量的增大導(dǎo)致了芯片尺寸的增加，所以存在著寫總線線長變長的趨勢，同時(shí)其寄生電容也增加。
另外，還存在著要提供大量輸入寫入數(shù)據(jù)的端子DQ，以便并行寫入大量數(shù)據(jù)的趨勢。同時(shí)要提供許多寫總線WBUS1、2。因此，寫總線的充放電造成的耗電增加的問題不能再忽略不計(jì)。
本發(fā)明的目的是提供一種可以減小最大耗電量的半導(dǎo)體存儲(chǔ)器。
本發(fā)明的另一目的是提供一種可以減小短脈沖平均耗電的半導(dǎo)體存儲(chǔ)器。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器包括存儲(chǔ)單元；內(nèi)部同步信號發(fā)生電路，用于與來自外部的參考信號同步產(chǎn)生內(nèi)部同步信號；短脈沖計(jì)數(shù)器，利用在所述參考信號的第一周期從外部輸入的外部地址作起始地址，并與內(nèi)部同步信號同步地按一定順序形成內(nèi)部地址信號；數(shù)據(jù)總線，用于傳輸存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)；及用于根據(jù)將數(shù)據(jù)從連續(xù)數(shù)據(jù)總線的第一塊傳輸?shù)降诙K的數(shù)據(jù)傳輸中內(nèi)部地址信號的最低地址的電平，確定是否把要傳輸數(shù)據(jù)的極性反相的裝置。
另外，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器包括存儲(chǔ)單元；內(nèi)部同步信號發(fā)生電路，用于與來自外部的參考信號同步產(chǎn)生內(nèi)部同步信號；短脈沖計(jì)數(shù)器，利用在所述參考信號的第一周期從外部輸入的外部地址作起始地址，并與內(nèi)部同步信號同步按一定順序形成內(nèi)部地址信號；數(shù)據(jù)總線，用于傳輸存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)；及在數(shù)據(jù)傳輸期間，在用第一路徑傳輸時(shí)不把要傳輸數(shù)據(jù)的極性反相，而在用第二路徑傳輸時(shí)把數(shù)據(jù)的極性反相的裝置，數(shù)據(jù)的傳輸是在第一區(qū)和連續(xù)的第二區(qū)之間進(jìn)行的，所述第一區(qū)具有不借助于內(nèi)部地址的普通路徑，所述第二區(qū)中，至少第一路徑和第二路徑在數(shù)據(jù)總線中選擇。
按本發(fā)明，在第一區(qū)和第二區(qū)之間傳輸數(shù)據(jù)時(shí)，最好是到存儲(chǔ)單元的數(shù)據(jù)寫入總線和來自存儲(chǔ)單元的數(shù)據(jù)讀出總線利用相同的規(guī)則分別確定數(shù)據(jù)的極性。
根據(jù)本發(fā)明，通過這樣構(gòu)形，即，通過根據(jù)不管短脈沖類型是順序型或是交錯(cuò)型而在每個(gè)周期變換的內(nèi)部列地址的最低位來改變極性，以驅(qū)動(dòng)數(shù)據(jù)總線的一部分，從而具有以下效果，數(shù)據(jù)總線電平的變換僅發(fā)生在局部，或電平變換的幾率減小，由此可以減小最大耗電量，或減小短脈沖的平均耗電量。
圖1是展示本發(fā)明第一實(shí)施例的電路結(jié)構(gòu)的示意圖；圖2是展示本發(fā)明第一實(shí)施例的工作情況的信號波形圖；圖3是展示本發(fā)明第一實(shí)施例的工作情況的信號波形圖；圖4是展示本發(fā)明第二實(shí)施例的電路結(jié)構(gòu)的示意圖；圖5是展示本發(fā)明第二實(shí)施例的工作情況的信號波形圖；圖6是展示本發(fā)明第二實(shí)施例的工作情況的信號波形圖；圖7展示常規(guī)同步型半導(dǎo)體存儲(chǔ)器的電路結(jié)構(gòu)的示意圖；圖8是展示常規(guī)同步型半導(dǎo)體存儲(chǔ)器的工作情況的信號波形圖。
下面結(jié)合各


本發(fā)明的優(yōu)選實(shí)施例。圖1是展示本發(fā)明第一實(shí)施例的電路結(jié)構(gòu)的示意圖。示出了應(yīng)用于寫入數(shù)據(jù)總線的本發(fā)明的實(shí)例。按其優(yōu)選實(shí)施例，本發(fā)明的半導(dǎo)體存儲(chǔ)器包括內(nèi)部同步信號發(fā)生電路5(圖1)，用于與來自外部的參考信號同步產(chǎn)生內(nèi)部同步信號ICLK1、ICLK2(圖2)；短脈沖計(jì)數(shù)器4(圖1)，利用所述參考信號的第一周期時(shí)從外部輸入的外部地址作為起始地址，并與內(nèi)部同步信號同步地按一定順序形成內(nèi)部地址信號(IADD)；數(shù)據(jù)總線，用于傳輸存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)；及根據(jù)從數(shù)據(jù)總線為連續(xù)的第一塊(寫總線WBUS1)到第二塊(寫總線WBUS2)的數(shù)據(jù)傳輸期間內(nèi)部地址信號的最低位地址(IY0)的電平，把要傳輸數(shù)據(jù)的極性反相的電路裝置(圖1中反相器I1,I2，傳輸門TG1,TG2)。
按本發(fā)明的實(shí)施例，其結(jié)構(gòu)是通過根據(jù)每個(gè)周期都變換的內(nèi)部地址信號(IY0)的最低位置位(IY0)改變寫總線(WBUS2)的極性來進(jìn)行驅(qū)動(dòng)。因此，寫總線的電平變換只發(fā)生在局部。于是，預(yù)計(jì)可以減小最大耗電量，或減小短脈沖的平均耗電量。
參見圖1，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器包括輸入緩沖器1，用于輸入地址信號ADD；輸入緩沖器2，用于輸入外部時(shí)鐘CLK；及與端子DQ連接的輸入緩沖器3，用于輸入寫數(shù)據(jù)。內(nèi)部同步信號發(fā)生電路5，其輸入輸入緩沖器2的輸出，并輸出內(nèi)部同步信號ICLK1和ICLK2。短脈沖計(jì)數(shù)器4，其輸入輸入緩沖器1的輸出和內(nèi)部同步信號ICLK1，并輸出內(nèi)部列地址信號IADD和內(nèi)部列地址信號IY0。D觸發(fā)器(D-F/F)電路6，其輸入緩沖器3的輸出，并與內(nèi)部同步信號ICLK1同步驅(qū)動(dòng)寫總線WBUS1。反相器I1，其輸入內(nèi)部列址信號IY0。反相器I2，其輸入D-F/F電路6的輸出。D-F/F電路7，其與內(nèi)部同步信號ICLK2同步驅(qū)動(dòng)寫總線WBUS2。N溝道晶體管TG1，其接在寫總線WBUS1和D-F/F電路7的數(shù)據(jù)輸入端之間，其柵極接到反相器I1的輸出上。N溝道晶體管TG2，其接在反相器I2的輸出和D-F/F電路7的數(shù)據(jù)輸入端之間，其柵極輸入內(nèi)部列地址信號IY0。列譯碼器8，其輸入內(nèi)部列地址信號IADD，并輸出列轉(zhuǎn)換YSW。讀出放大器9，其輸入列轉(zhuǎn)換YSW和寫總線WBUS2。存儲(chǔ)單元陣列10，其通過位線與讀出放大器9連接。
圖2是展示本發(fā)明第一實(shí)施例的工作情況的信號波形圖，表示了在端子DQ上的寫數(shù)據(jù)每個(gè)周期變換的情況。
內(nèi)部同步信號ICLK1是由外部時(shí)鐘CLK的上升沿(從低電平到高電的過渡)直接產(chǎn)生的脈沖，內(nèi)部同步ICLK2是預(yù)定延遲后由內(nèi)部同步信號ICLK1產(chǎn)生的脈沖。
以與圖8所示的常規(guī)同步型半導(dǎo)體存儲(chǔ)器相同的方式，如果設(shè)置脈沖寬度為4的順序短脈沖型，在成為寫操作的起始點(diǎn)的C1周期中外部時(shí)鐘CLK的上升沿將Y=0加到外部地址信號ADD上時(shí)，在C1、C2、C3、C4周期，與內(nèi)部同步信號ICLK1同步分別產(chǎn)生Y=0,Y=1,Y=2和Y=3的內(nèi)部列地址IADD。
假定內(nèi)部列地址信號IY0表示內(nèi)部列地址的最低位置位，圖2中的IY1表示從內(nèi)部列地址較低位起的第二位，則內(nèi)部列地址信號IY0與內(nèi)部同步信號ICLK1同步變到低、高、低、高，而IY1變到低、低、高、高。列轉(zhuǎn)換YSW根據(jù)內(nèi)部列地址IADD改變。
另外，假定C1、C2、C3、C4周期端子DQ中的寫數(shù)據(jù)依次為低、高、低、高，寫總線WBUS1的電平與內(nèi)部同步信號ICLK1同步地變到低、高、低、高，而寫總線WBUS2的電平保持為低，沒有變化。
這是因?yàn)椋贑1和C3周期，內(nèi)部列地址信號IY0變?yōu)榈碗娖剑琋溝道晶體管TG1導(dǎo)通，寫總線WBUS1的低電平寫數(shù)據(jù)直接輸入到D-F/F電路7，因此，低電平的寫入數(shù)據(jù)與內(nèi)部同步信號ICLK2同步地輸出到寫總線WBUS2，在C2和C4周期，內(nèi)部列地址信號IY0變?yōu)楦唠娖?，N溝道晶體管TG2導(dǎo)通，由此，寫總線WBUS1的高電平寫數(shù)據(jù)被反相器I2反相，并以低電平輸入到D-F/F電路7。因此，低電平的寫數(shù)據(jù)與內(nèi)部同步信號ICLK2同步地輸出到寫總線WBUS2。
因此，雖然在每個(gè)周期中端子DQ的寫數(shù)據(jù)變換，但寫總線WBUS2的寄生電容C2沒有被充電或放電。
圖3是展示第一實(shí)施例的工作情況的信號波形圖，表示寫入端子DQ的數(shù)據(jù)沒有變換的情況。
每個(gè)內(nèi)部同步信號和內(nèi)部列地址信號的操作與圖2所示的相同、在周期C1、C2、C3、C4寫入端子DQ的數(shù)據(jù)固定為低時(shí)，寫總線WBUS1的電平也固定為低，但寫總線WBUS2的電平變?yōu)榈?、高、低、高?br> 這是因?yàn)?，在C1和C3周期，內(nèi)部列地址信號IY0變?yōu)榈碗娖?，N溝道晶體管TG1導(dǎo)通，寫總線WBUS1的低電平寫數(shù)據(jù)直接輸入到D-F/F電路7，因此，低電平的寫數(shù)據(jù)與內(nèi)部同步信號ICLK2同步地輸出到寫總線WBUS2，在C2和C4周期，內(nèi)部列地址信號IY0變?yōu)楦唠娖剑琋溝道晶體管TG2導(dǎo)通，由此，寫總線WBUS1的低電平寫數(shù)據(jù)被反相器I2反相，并以高電平輸入到D-F/F電路7。因此，高電平的寫數(shù)據(jù)與內(nèi)部同步信號ICLK2同步輸出到寫總線WBUS2。
另外，通過調(diào)整適于列轉(zhuǎn)換YSW變換的內(nèi)部同步信號ICLK2的產(chǎn)生，寫總線WBUS2上的寫數(shù)據(jù)被寫入讀出放大器9中的由列轉(zhuǎn)換YSW選定的讀出放大器，且此后通過位線寫入到存儲(chǔ)單元陣列10中的存儲(chǔ)單元中。
如圖2的波形圖所示的實(shí)例，當(dāng)每個(gè)周期從端子DQ輸入的寫數(shù)據(jù)改變時(shí)，每個(gè)周期對電容C1充電或放電，如圖3的波形所示的實(shí)例，除非寫數(shù)據(jù)不改變，否則在每個(gè)周期對電容C2充電。即，無論寫數(shù)據(jù)是否改變，只在寄生電容C1或C2之一上發(fā)生充電或放電。
這樣，在將D-F/F電路7設(shè)計(jì)成使C1=C2時(shí)，耗電最大程度地減小，寫總線WBUS2中可以消耗的最大電流與圖7所示的現(xiàn)有技術(shù)相比變?yōu)?/2。
另一方面，在讀出數(shù)據(jù)時(shí)，通過用讀總線上一處的IYO進(jìn)行類似地控制，可以進(jìn)行正常的操作。
下面說明本發(fā)明的第二實(shí)施例。圖4是展示本發(fā)明第二實(shí)施例的電路結(jié)構(gòu)的示圖。
該第二實(shí)施例中，電路包括內(nèi)部同步信號發(fā)生電路5(圖4)，用于與來自外部的參考信號同步產(chǎn)生內(nèi)部同步信號；短脈沖計(jì)數(shù)器11(圖4)，利用在所述參考信號的第一周期從外部輸入的外部地址作起始地址，并與內(nèi)部同步信號同步地按一定順序形成內(nèi)部地址信號(IADD)；數(shù)據(jù)總線，用于傳輸存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)；及在數(shù)據(jù)傳輸期間，在用第一路徑的傳輸時(shí)不把要傳輸數(shù)據(jù)的極性反相，而在用第二路徑的傳輸時(shí)把數(shù)據(jù)的極性反相的裝置，數(shù)據(jù)的傳輸是在第一區(qū)(WBUS1)和連續(xù)的第二區(qū)之間進(jìn)行的，所述第一區(qū)具有不借助于內(nèi)部地址的普通路徑，所述第二區(qū)中，至少第一路徑(WBUS2A)和第二路徑(WBUS2B)在所述數(shù)據(jù)總線中選擇。
參見圖4，下面將說明根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器。輸入緩沖器1輸入地址信號ADD。輸入緩沖器2輸入外部時(shí)鐘CLK。輸入緩沖器3與端子DQ連接，用于輸入寫入數(shù)據(jù)。內(nèi)部同步信號發(fā)生電路5輸入輸入緩沖器2的輸出，并輸出內(nèi)部同步信號ICLK1和ICLK2。短脈沖計(jì)數(shù)器4輸入輸入緩沖器1的輸出和內(nèi)部同步信號ICLK1，并輸出內(nèi)部列地址信號IADD和內(nèi)部列地址信號IY0。D-F/F電路6輸入輸入緩沖器3的輸出，并與內(nèi)部同步信號ICLK1同步地驅(qū)動(dòng)寫總線WBUS1。AND邏輯門G1是對相反極性的內(nèi)部列地址信號IY0和內(nèi)部同步信號ICLK2的AND(與)運(yùn)算。AND邏輯門G2是對內(nèi)部列地址信號IY0和內(nèi)部同步信號ICLK2的AND(與)運(yùn)算。D-F/F電路7A輸入寫總線WBUS1，并與邏輯門G1的輸出信號同步地驅(qū)動(dòng)寫總線WBUS2A。D-F/F電路7B輸入寫總線WBUS1，并與邏輯門G2的輸出信號同步地驅(qū)動(dòng)寫總線WBUS2B。反相器I3輸入內(nèi)部列地址信號IY0。列譯碼器8輸入內(nèi)部列地址信號IADD，并輸出列轉(zhuǎn)換YSW。讀出放大器9A輸入列轉(zhuǎn)換YSW、反相器I3的輸出及寫總線WBUS2。讀出放大器9B輸入列轉(zhuǎn)換YSW、內(nèi)部列地址信號IY0和寫總線WBUS2B。存儲(chǔ)單元陣列10A通過位線與讀出放大器9A相連。存儲(chǔ)單元陣列10B通過位線與讀出放大器9B相連。
與上述圖1所示第一實(shí)施例中在列地址的最低位選擇列轉(zhuǎn)換YSW的事實(shí)不同，本發(fā)明第二實(shí)施例中，其結(jié)構(gòu)是在列地址的最低位選擇讀出放大器。
圖5是展示本發(fā)明第二實(shí)施例工作實(shí)例的波形圖，表示在每個(gè)周期端子DQ中的寫入數(shù)據(jù)變換的情況。
內(nèi)部同步信號ICLK1是直接由外部時(shí)鐘CLK的上升沿(從低電平到高電平的過渡)產(chǎn)生的脈沖，內(nèi)部同步信號ICLK2是預(yù)定延遲后由內(nèi)部同步信號ICLK1產(chǎn)生的脈沖。
以與圖8所示的常規(guī)同步型半導(dǎo)體存儲(chǔ)器相同的方式，如果設(shè)置脈沖寬度為4的順序短脈沖型，在成為寫操作起始點(diǎn)的C1周期中外部時(shí)鐘信號CLK的上升沿將Y=0加到外部地址信號ADD上時(shí)，在C1、C2、C3、C4周期，與內(nèi)部同步信號ICLK1同步地分別產(chǎn)生Y=0,Y=1,Y=2和Y=3的內(nèi)部列地址IADD。然而，由于該實(shí)施例中，列最低位地址與列轉(zhuǎn)換YSW的選擇無關(guān)，所以列轉(zhuǎn)換YSW在從內(nèi)部列地址的最低位起的第二位改變時(shí)發(fā)生變化。
假定內(nèi)部列地址信號IY0表示內(nèi)部列地址的最低位置位，圖2中的IY1表示從內(nèi)部列地址IADD的低位起的第二位，則內(nèi)部列地址信號IY0與內(nèi)部同步信號ICLK1同步變到低、高、低、高，而IY1變到低、低、高、高。
這里，假定C1、C2、C3、C4周期端子DQ中的寫數(shù)據(jù)依次為低、高、低、高，寫總線WBUS1的電平與內(nèi)部同步信號ICLK1同步變到低、高、低、高，而寫總線WBUS2A的電平?jīng)]有變化，保持在低電平，寫總線WBUS2B在一旦變高后也不發(fā)生變化，保持在高電平。
這是因?yàn)椋贑1和C3周期，內(nèi)部列地址信號IY0變?yōu)榈碗娖?，?nèi)部同步信號ICLK2的脈沖傳送到邏輯門G1的輸出，且低電平寫數(shù)據(jù)與內(nèi)部同步信號ICLK2同步從寫總線WBUS1的低電平寫入數(shù)據(jù)輸入的D-F/F電路7A輸出到寫總線WBUS2A，在C2和C4周期，內(nèi)部列地址信號IY0變?yōu)楦唠娖?，?nèi)部同步信號ICLK2的脈沖傳送到邏輯門G2的輸出。因此，高電平寫數(shù)據(jù)與內(nèi)部同步信號ICLK2同步地從D-F/F電路7B輸出到寫總線WBUS2B，在D-F/F電路中總線WBUS1的高電平寫數(shù)據(jù)被輸入。
雖然每個(gè)周期中端子DQ的寫入數(shù)據(jù)變換，但寫總線WBUS2A、WBUS2B的寄生電容C2A或C2B沒有充電或放電。
通過調(diào)整內(nèi)部同步信號ICLK2的形成以滿足列轉(zhuǎn)換YSW的變換，WBUS2A、WBUS2B上的寫入數(shù)據(jù)被寫入讀出放大器9A或9B中的被列轉(zhuǎn)換YSW選定的讀出放大器中，然后通過位線寫入存儲(chǔ)單元陣列10A或10B中的存儲(chǔ)單元中。
圖6是展示第二實(shí)施例的工作情況的信號波形圖，表示寫入端子DQ的數(shù)據(jù)以2個(gè)周期一次的速率變換的情況。
每個(gè)內(nèi)部同步信號和內(nèi)部列地址信號的操作與圖5所示的相同、在周期C1、C2、C3、C4寫入端子DQ的數(shù)據(jù)依次設(shè)定為低、低、高、高時(shí)，寫總線WBUS1的電平與內(nèi)部同步信號ICLK1同步地依次變?yōu)榈?、低、高、高，而寫總線WBUS2A、WBUS2B的電平2個(gè)周期變化一次。
該實(shí)例的情況下，對所有寄生電容C1、C2A、C2B充電或放電，但它們的速率只是2個(gè)周期一次，并非每個(gè)周期都充電或放電。
在C1、C2、C3、C4周期寫入到端子DQ的數(shù)據(jù)不改變，保持低或高電平時(shí)，寫總線WBUS1、WBUS2A和WBUS2B的電平都不變化，因此，對寄生電容C1、C2A、C2B都不充電或放電。
在該實(shí)例的情況下，在寫入數(shù)據(jù)變化時(shí)，每個(gè)周期中寫總線WBUS1的寄生電容C1、寫總線WBUS2A的寄生電容C2A和寫總線WBUS2B的寄生電容C2B都不充電或放電。
這樣，寫總線WBUS1的電平在某個(gè)周期變化的幾率是1/2，寫總線WBUS2A的電平變化的幾率是1/4，這是因?yàn)镮Y0的極性和前一周期的寫入數(shù)據(jù)的緣故，寫總線WBUS2B的電平變化的幾率是1/4。
因此，短脈沖的平均耗電量可以減小到最大程度的情況是D-F/F電路7A和7B設(shè)計(jì)成使2×C1=C2A=C2B時(shí)，此時(shí)寫總線WBUS1、WBUS2A和WBUS2B的平均耗電與圖7所示的現(xiàn)有技術(shù)相比變?yōu)?/3。
以上根據(jù)數(shù)據(jù)寫總線的實(shí)例進(jìn)行了解釋，但根據(jù)基本上與以上相同的原理，本發(fā)明可以應(yīng)用于數(shù)據(jù)讀出總線。
權(quán)利要求
1．一種半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)單元；內(nèi)部同步信號發(fā)生電路，用于與來自外部的參考信號同步地產(chǎn)生內(nèi)部同步信號；短脈沖計(jì)數(shù)器，利用在所述參考信號的第一周期從外部輸入的外部地址作起始地址，并與內(nèi)部同步信號同步地按一定順序形成內(nèi)部地址信號；數(shù)據(jù)總線，用于傳輸存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)；及用于根據(jù)將數(shù)據(jù)從連續(xù)數(shù)據(jù)總線的第一塊傳輸?shù)降诙K的數(shù)據(jù)傳輸中內(nèi)部地址信號的最低地址的電平，確定是否把要傳輸數(shù)據(jù)的極性反相的裝置。
2．一種半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)單元；內(nèi)部同步信號發(fā)生電路，用于與來自外部的參考信號同步地產(chǎn)生內(nèi)部同步信號；短脈沖計(jì)數(shù)器，利用在所述參考信號的第一周期從外部輸入的外部地址作起始地址，并與內(nèi)部同步信號同步地按一定順序形成內(nèi)部地址信號；數(shù)據(jù)總線，用于傳輸存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)；及在數(shù)據(jù)傳輸期間，在用第一路徑的傳輸時(shí)不把要傳輸數(shù)據(jù)的極性反相，而在用第二路徑的傳輸時(shí)把數(shù)據(jù)的極性反相的裝置，數(shù)據(jù)的傳輸是在第一區(qū)和連續(xù)的第二區(qū)之間進(jìn)行的，所述第一區(qū)具有不借助于內(nèi)部地址的普通路徑，所述第二區(qū)中，至少第一路徑和第二路徑在所述數(shù)據(jù)總線中選擇。
3．如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中在第一區(qū)和第二區(qū)間傳輸數(shù)據(jù)時(shí)，到存儲(chǔ)單元的數(shù)據(jù)寫入總線和來自存儲(chǔ)單元的數(shù)據(jù)讀出總線利用相同的規(guī)則分別確定數(shù)據(jù)的極性。
4．如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其中在第一區(qū)和第二區(qū)間傳輸數(shù)據(jù)時(shí)，到存儲(chǔ)單元的數(shù)據(jù)寫入總線和來自存儲(chǔ)單元的數(shù)據(jù)讀出總線利用相同的規(guī)則分別確定數(shù)據(jù)的極性。
5．一種半導(dǎo)體存儲(chǔ)器，包括內(nèi)部同步信號發(fā)生電路，用于與來自外部的參考信號同步產(chǎn)生內(nèi)部同步信號；短脈沖計(jì)數(shù)器，利用在所述參考信號的第一周期從外部輸入的外部地址作起始地址，并與內(nèi)部同步信號同步地按一定順序形成內(nèi)部地址信號；第一和第二寫總線，用于將從數(shù)據(jù)輸入端輸入的數(shù)據(jù)傳輸?shù)酱鎯?chǔ)單元陣列的讀出放大器，并被分為第一區(qū)和第二區(qū)；及用于通過與所述內(nèi)部同步信號一起鎖存，將第一寫總線的數(shù)據(jù)或把所述數(shù)據(jù)反相得到的數(shù)據(jù)傳輸?shù)降诙懣偩€的裝置。
全文摘要
內(nèi)部同步信號發(fā)生電路輸出內(nèi)部同步信號ICLK1和ICL2。短脈沖計(jì)數(shù)器輸出內(nèi)部列地址信號IADD和最低內(nèi)部列地址信號IY0。D－F/F路輸入輸入緩沖器的輸出,并與ICLK1同步驅(qū)動(dòng)寫總線WBUS1。反相元件輸入IY0。反相元件輸入D－F/F6、D－F/F7的輸出,并驅(qū)動(dòng)寫總線WBUS2。列譯碼器8輸入IADD,并輸出列轉(zhuǎn)換YSW。讀出放大器輸入YSW和WBUS2。利用該器件,可以減小最大耗電量或短脈沖的平均耗電量。
文檔編號G11C8/18GK1208932SQ98117178
公開日1999年2月24日 申請日期1998年8月14日 優(yōu)先權(quán)日1997年8月15日
發(fā)明者越川康二 申請人:日本電氣株式會(huì)社