專(zhuān)利名稱(chēng)：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及作為集成電路的半導(dǎo)體裝置，其動(dòng)作模式包括進(jìn)行正常動(dòng)作的模式(以下簡(jiǎn)稱(chēng)為“通常模式”)和用于進(jìn)行試驗(yàn)的動(dòng)作模式(以下簡(jiǎn)稱(chēng)為“試驗(yàn)?zāi)Ｊ健?。
在以往作為集成電路的半導(dǎo)體裝置中，有時(shí)除了進(jìn)行正常動(dòng)作的通常模式之外，還設(shè)有用于進(jìn)行試驗(yàn)的試驗(yàn)?zāi)Ｊ?。這種場(chǎng)合，由于設(shè)有用于輸入試驗(yàn)?zāi)Ｊ皆O(shè)定信號(hào)的專(zhuān)用端子(以下簡(jiǎn)稱(chēng)為“試驗(yàn)?zāi)Ｊ皆O(shè)定用端子)，而使端子數(shù)增多。針對(duì)這種情況，也使用通過(guò)設(shè)置高電壓檢測(cè)電路在通常模式使用的端子上施加比通常高的電位進(jìn)行試驗(yàn)?zāi)Ｊ皆O(shè)定的方法，例如，通常模式中電源電壓Vcc為5V時(shí)，施加7V。上述高電壓檢測(cè)電路的具體例可以參照例如特公平8-1760號(hào)公報(bào)。按照這種試驗(yàn)?zāi)Ｊ皆O(shè)定方法，沒(méi)有必要另外設(shè)置試驗(yàn)?zāi)Ｊ皆O(shè)定用端子，能避免端子數(shù)增多，但是，由于設(shè)有高電壓電路，多數(shù)場(chǎng)合需要特別耐高壓的器件，引起成本增大。
作為不設(shè)置試驗(yàn)?zāi)Ｊ皆O(shè)定用端子、而且不需要高電壓檢測(cè)電路的試驗(yàn)?zāi)Ｊ皆O(shè)定方法，考慮在供給復(fù)數(shù)端子的信號(hào)組合中設(shè)定試驗(yàn)?zāi)Ｊ降姆椒ǎ?，作為通常模式中使用的向所定?fù)數(shù)端子供給的信號(hào)組合，使用通常模式中不產(chǎn)生的組合信號(hào)供給那些復(fù)數(shù)端子，來(lái)設(shè)定試驗(yàn)?zāi)Ｊ?。但是，在這種方法中，有時(shí)會(huì)因誤動(dòng)作、誤使用而設(shè)定試驗(yàn)?zāi)Ｊ?，盡管這種場(chǎng)合在通常模式中是應(yīng)該動(dòng)作的。這時(shí)，因無(wú)目的的試驗(yàn)?zāi)Ｊ絼?dòng)作，會(huì)引起電力浪費(fèi)，或因該半導(dǎo)體裝置(芯片)的輸出信號(hào)與其它半導(dǎo)體裝置(芯片)的輸出信號(hào)干涉等恐怕會(huì)對(duì)其它芯片帶來(lái)壞影響。
因而，如存儲(chǔ)器電路中字線、位線那樣，許多信號(hào)線以狹間距配線場(chǎng)合，為了檢測(cè)因信號(hào)線間短路所引起的不良狀況，以往采取對(duì)存儲(chǔ)器電路輸入全地址進(jìn)行試驗(yàn)的方法，這種試驗(yàn)時(shí)間很長(zhǎng)。針對(duì)該問(wèn)題，在特開(kāi)平4-149900號(hào)公報(bào)中公開(kāi)了下列結(jié)構(gòu)在半導(dǎo)體存儲(chǔ)裝置中試驗(yàn)?zāi)Ｊ綍r(shí)，使奇數(shù)號(hào)位線的電位電平與偶數(shù)號(hào)位線的電位電平不同。按照這種結(jié)構(gòu)，通過(guò)測(cè)定所定電流，能在短時(shí)間里判定因鄰接字線或位線短路而引起的不良狀況。因此，在包含以狹間距配線的許多信號(hào)線的半導(dǎo)體裝置中，希望除了能實(shí)現(xiàn)避免上述問(wèn)題的試驗(yàn)?zāi)Ｊ皆O(shè)定裝置以外，還能在短時(shí)間里檢測(cè)試驗(yàn)?zāi)Ｊ街腥缟纤鲆蛐盘?hào)線間短路而引起的不良。
本發(fā)明就是鑒于上述先有技術(shù)所存在的問(wèn)題而提出來(lái)的。本發(fā)明的目的在于，提供一種半導(dǎo)體裝置，不設(shè)置試驗(yàn)?zāi)Ｊ皆O(shè)定用的專(zhuān)用端子即高電壓檢測(cè)電路，而且能避免因輸入組合信號(hào)設(shè)定試驗(yàn)?zāi)Ｊ蕉鸬纳鲜霾缓线m狀況，進(jìn)行試驗(yàn)?zāi)Ｊ皆O(shè)定，同時(shí)，在包含以狹間距配線的許多信號(hào)線場(chǎng)合，試驗(yàn)?zāi)Ｊ綍r(shí)，能高效地檢測(cè)因那些信號(hào)線間短路而引起的不良。
為了實(shí)現(xiàn)上述目的，本發(fā)明提出一種半導(dǎo)體裝置，作為動(dòng)作模式包括進(jìn)行正常動(dòng)作的通常模式以及實(shí)施試驗(yàn)的試驗(yàn)?zāi)Ｊ?；其特征在于，設(shè)有試驗(yàn)?zāi)Ｊ皆O(shè)定裝置，組合應(yīng)供給通常模式使用的所定復(fù)數(shù)端子的信號(hào)，使通常模式中正常動(dòng)作時(shí)不會(huì)出現(xiàn)的所定組合信號(hào)供給該復(fù)數(shù)端子，將動(dòng)作模式設(shè)定為試驗(yàn)?zāi)Ｊ?；?dòng)作控制裝置，若由試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定試驗(yàn)?zāi)Ｊ?，則成為耗費(fèi)電流幾乎為零的備用狀態(tài)；輸出控制裝置，由試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定試驗(yàn)?zāi)Ｊ?，該輸出控制裝置使輸出端子為高阻抗?fàn)顟B(tài)或邏輯電平被固定狀態(tài)。
根據(jù)本發(fā)明的半導(dǎo)體裝置，其特征還在于設(shè)有排它地被選擇使用的復(fù)數(shù)電路，上述復(fù)數(shù)端子是用于輸入選擇上述各復(fù)數(shù)電路的信號(hào)的端子，若同時(shí)選擇上述復(fù)數(shù)電路之中至少兩電路的組合信號(hào)供給上述復(fù)數(shù)端子，上述試驗(yàn)?zāi)Ｊ皆O(shè)定裝置將動(dòng)作模式設(shè)定為試驗(yàn)?zāi)Ｊ健?br> 根據(jù)本發(fā)明的半導(dǎo)體裝置，其特征還在于，設(shè)有陣列結(jié)構(gòu)的存儲(chǔ)器電路，包括以所定間隔配置的復(fù)數(shù)根字線、以所定間隔配置成與上述復(fù)數(shù)根字線交叉的復(fù)數(shù)根位線、配置在上述復(fù)數(shù)根字線與復(fù)數(shù)根位線交叉各位置的由存儲(chǔ)器單元所構(gòu)成的存儲(chǔ)器單元陣列；電位設(shè)定裝置，若通過(guò)上述試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定為試驗(yàn)?zāi)Ｊ剑撾娢辉O(shè)定裝置對(duì)上述陣列結(jié)構(gòu)存儲(chǔ)器電路中的復(fù)數(shù)根字線和/或復(fù)數(shù)根位線按配置順序交替設(shè)定兩種不同電位。
為了實(shí)現(xiàn)上述目的，本發(fā)明還提出一種半導(dǎo)體裝置，設(shè)有輸出線互相連接的至少包含兩個(gè)存儲(chǔ)器電路的復(fù)數(shù)存儲(chǔ)器電路，分別用于輸入與上述復(fù)數(shù)存儲(chǔ)器電路中各電路對(duì)應(yīng)的選擇信號(hào)、即選擇上述復(fù)數(shù)存儲(chǔ)器電路之中應(yīng)使用的存儲(chǔ)器電路的選擇信號(hào)的端子、將上述相互連接的輸出線信號(hào)往外部輸出的輸出電路，包括進(jìn)行正常動(dòng)作的通常模式以及實(shí)施試驗(yàn)的試驗(yàn)?zāi)Ｊ?；其特征在于，設(shè)有試驗(yàn)?zāi)Ｊ皆O(shè)定裝置，若通過(guò)上述選擇信號(hào)輸出線相互連接的至少兩個(gè)存儲(chǔ)器電路被同時(shí)選擇的話，該試驗(yàn)?zāi)Ｊ皆O(shè)定裝置將上述復(fù)數(shù)存儲(chǔ)器電路之中的至少一個(gè)存儲(chǔ)器電路設(shè)定為試驗(yàn)?zāi)Ｊ?；輸出控制裝置，若通過(guò)上述選擇信號(hào)輸出線相互連接的至少兩個(gè)存儲(chǔ)器電路被同時(shí)選擇的話，該輸出控制裝置將用于從輸出電路往外部輸出信號(hào)的輸出端子設(shè)為高阻抗?fàn)顟B(tài)或邏輯電平被固定狀態(tài)。
根據(jù)本發(fā)明的半導(dǎo)體裝置，其特征還在于，設(shè)有動(dòng)作控制裝置，若通過(guò)上述試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定為試驗(yàn)?zāi)Ｊ?，則成為耗費(fèi)電流幾乎為零的備用狀態(tài)。
根據(jù)本發(fā)明的半導(dǎo)體裝置，其特征還在于，上述復(fù)數(shù)存儲(chǔ)器電路包括陣列結(jié)構(gòu)的存儲(chǔ)器電路，包括以所定間隔配置的復(fù)數(shù)根字線、以所定間隔配置成與上述復(fù)數(shù)根字線交叉的復(fù)數(shù)根位線、配置在上述復(fù)數(shù)根字線與復(fù)數(shù)根位線交叉各位置的由存儲(chǔ)器單元所構(gòu)成的存儲(chǔ)器單元陣列；電位設(shè)定裝置，若通過(guò)上述試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定為試驗(yàn)?zāi)Ｊ?，該電位設(shè)定裝置對(duì)上述陣列結(jié)構(gòu)存儲(chǔ)器電路中的復(fù)數(shù)根字線和/或復(fù)數(shù)根位線按配置順序交替設(shè)定兩種不同電位。
根據(jù)本發(fā)明的半導(dǎo)體裝置，其特征還在于，上述電位設(shè)定裝置是對(duì)上述陣列結(jié)構(gòu)存儲(chǔ)器電路中各字線按配置順序交替設(shè)定兩種不同電位的裝置；(1)設(shè)有與上述各字線對(duì)應(yīng)的第1類(lèi)或第2類(lèi)的邏輯門(mén)，第1類(lèi)邏輯門(mén)與第2類(lèi)邏輯門(mén)按配置順序交替與上述字線相對(duì)應(yīng)；(2)輸入用于選擇與邏輯門(mén)對(duì)應(yīng)的字線的譯碼信號(hào)以及表示是否試驗(yàn)?zāi)Ｊ降脑囼?yàn)?zāi)Ｊ叫盘?hào)，當(dāng)為通常模式時(shí)，輸出所輸入的譯碼信號(hào)，當(dāng)為試驗(yàn)?zāi)Ｊ綍r(shí)，若該邏輯門(mén)為第1類(lèi)門(mén)，則輸出第1邏輯電平信號(hào)，若該邏輯門(mén)為第2類(lèi)門(mén)，則輸出與第1邏輯電平反相的第2邏輯電平信號(hào)；根據(jù)從各邏輯門(mén)輸出的信號(hào)對(duì)各字線按配置順序交替設(shè)定兩類(lèi)不同的電位。
下面說(shuō)明本發(fā)明的效果。
按照本發(fā)明的半導(dǎo)體裝置，通過(guò)向通常模式中使用的所定復(fù)數(shù)端子供給通常模式正常動(dòng)作中不出現(xiàn)的所定組合信號(hào)，不增加外部端子數(shù)(插頭數(shù))，不需要高電壓檢測(cè)電路，能設(shè)定試驗(yàn)?zāi)Ｊ?。另外，在由信?hào)組合設(shè)定試驗(yàn)?zāi)Ｊ降姆绞街?，恐怕?huì)因誤動(dòng)作、誤使用而違背本意設(shè)定試驗(yàn)?zāi)Ｊ?，但是，按照本發(fā)明的半導(dǎo)體裝置，試驗(yàn)?zāi)Ｊ綍r(shí)，輸出端子成為高阻抗?fàn)顟B(tài)或邏輯電平被固定狀態(tài)，所以，能避免誤動(dòng)作誤使用設(shè)定試驗(yàn)?zāi)Ｊ綍r(shí)與其它芯片的輸出信號(hào)的干涉(對(duì)其它芯片的壞影響)等不合適狀況。進(jìn)一步說(shuō)，由于試驗(yàn)?zāi)Ｊ綍r(shí)半導(dǎo)體裝置成為備用狀態(tài)，所以也不會(huì)因誤動(dòng)作誤使用設(shè)定試驗(yàn)?zāi)Ｊ蕉速M(fèi)電力。并且，利用試驗(yàn)?zāi)Ｊ街谐蔀閭溆脿顟B(tài)，能實(shí)現(xiàn)Iddq試驗(yàn)。
按照本發(fā)明的半導(dǎo)體裝置，通過(guò)利用輸出線相互連接的復(fù)數(shù)存儲(chǔ)器電路在通常模式正常動(dòng)作時(shí)沒(méi)有同時(shí)被使用，不增加外部端子數(shù)(插頭數(shù))，不需要高電壓檢測(cè)電路，能將存儲(chǔ)器電路設(shè)定為試驗(yàn)?zāi)Ｊ?，?shí)施存儲(chǔ)器電路試驗(yàn)。另外，在試驗(yàn)?zāi)Ｊ綍r(shí)，輸出端子成為高阻抗?fàn)顟B(tài)或邏輯電平被固定狀態(tài)，所以，能避免誤動(dòng)作誤使用設(shè)定試驗(yàn)?zāi)Ｊ綍r(shí)與其它芯片的輸出信號(hào)的干涉(對(duì)其它芯片的壞影響)等不合適狀況。
按照本發(fā)明的半導(dǎo)體裝置，在包括復(fù)數(shù)字線和復(fù)數(shù)位線的陣列結(jié)構(gòu)存儲(chǔ)器電路中，若設(shè)定為試驗(yàn)?zāi)Ｊ?，?duì)于其復(fù)數(shù)字線和/或復(fù)數(shù)位線設(shè)定按配置順序相互交錯(cuò)的二種不同的電位，通過(guò)測(cè)定此時(shí)的電源電流，即進(jìn)行Iddq試驗(yàn)，能在短時(shí)間里檢測(cè)因字線間、位線間短路而引起的故障。


如下圖1表示半導(dǎo)體裝置構(gòu)成例的方框圖，該半導(dǎo)體裝置是包含RAM電路和ROM電路的混合芯片；圖2表示上述混合芯片的動(dòng)作模式；圖3是作為本發(fā)明實(shí)施例的半導(dǎo)體裝置構(gòu)成的方框圖，該半導(dǎo)體裝置是混合芯片；圖4是表示上述實(shí)施例中控制電路結(jié)構(gòu)的電路圖；圖5是用于說(shuō)明上述實(shí)施例中產(chǎn)生字線試驗(yàn)用信號(hào)的電路圖；圖6表示產(chǎn)生施加于字線上信號(hào)的以往的電路圖；圖7表示上述實(shí)施例中ROM電路構(gòu)成例的方框電路圖；圖8是表示上述實(shí)施例中ROM電路的位線試驗(yàn)用的偏置電路第1構(gòu)成例的電路圖；圖9是表示上述實(shí)施例中ROM電路的位線試驗(yàn)用的偏置電路第2構(gòu)成例的電路圖；圖10是表示上述實(shí)施例中ROM電路的位線試驗(yàn)用的偏置電路第3構(gòu)成例的電路圖。
下面參照附圖，說(shuō)明本發(fā)明實(shí)施例。
近年，隨著半導(dǎo)體制造技術(shù)的進(jìn)展，集成電路往微細(xì)化發(fā)展，存儲(chǔ)器存儲(chǔ)容量增大，同時(shí)，混載芯片得以實(shí)現(xiàn)。例如，如圖1所示，使掩模只讀存儲(chǔ)器(Mask Read Only Memory，以下簡(jiǎn)記MROM)與靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random Access Memory，以下簡(jiǎn)記為SRAM)混載在一芯片內(nèi)的半導(dǎo)體裝置(混載芯片)100已實(shí)現(xiàn)產(chǎn)品化，該混載芯片100用一芯片代替以往兩芯片，縮小半導(dǎo)體裝置(芯片)往板上實(shí)裝時(shí)所需要的面積。
圖1所示半導(dǎo)體裝置(混載芯片)100由控制電路10、地址緩沖存儲(chǔ)器12、作為RAM電路的SRAM 13、作為ROM電路的MROM 14以及數(shù)據(jù)緩沖存儲(chǔ)器16構(gòu)成，作為外部端子設(shè)有用于輸入各種控制信號(hào)的端子、即分別用于輸入RAM選擇信號(hào)RAMCSB、ROM選擇信號(hào)ROMCSB、輸出啟動(dòng)信號(hào)OEB及寫(xiě)入啟動(dòng)信號(hào)WEB的端子，用于輸入地址信號(hào)A0-A17的端子，用于輸入輸出數(shù)據(jù)信號(hào)D0-D7的端子。
圖2是圖1所示半導(dǎo)體裝置的混載芯片的動(dòng)作模式圖，在該圖中，“×”表示“0”或“1”(無(wú)關(guān))、“Z”表示高阻抗?fàn)顟B(tài)。上述半導(dǎo)體裝置遵循這種動(dòng)作模式，按照上述控制信號(hào)及地址信號(hào)，對(duì)RAM電路13或ROM電路14進(jìn)行讀出或?qū)懭?。RAM電路13的數(shù)據(jù)信號(hào)線和ROM電路14的數(shù)據(jù)信號(hào)線與共用的內(nèi)部母線20連接，從RAM電路13或ROM電路14讀出的數(shù)據(jù)輸出到該內(nèi)部母線20，經(jīng)數(shù)據(jù)緩沖存儲(chǔ)器16輸出到外部。另外，需往RAM電路13寫(xiě)入的數(shù)據(jù)經(jīng)數(shù)據(jù)緩沖存儲(chǔ)器16供給內(nèi)部母線20。
這種混載芯片本來(lái)由兩芯片構(gòu)成，所以有分別對(duì)應(yīng)的選擇信號(hào)(芯片選擇信號(hào))。在圖1所示例中，RAM選擇信號(hào)RAMCSB及ROM選擇信號(hào)ROMCSB相當(dāng)于這些選擇信號(hào)，若RAMCSB=“0”，RAM電路13成為選擇狀態(tài)(RAM啟動(dòng)信號(hào)RAMEB=“0”)，若RAMSCB=“1”，則RAM電路13成為非選擇狀態(tài)(RAMEB=“1”)，同樣，若ROMCSB=“0”，ROM電路14成為選擇狀態(tài)(ROM啟動(dòng)信號(hào)ROMEB=“0”)，若ROMCSB=“1”，ROM電路14成為非選擇狀態(tài)(ROMEB=“1”)。如圖1所示，RAM電路13和ROM電路14共用內(nèi)部母線20場(chǎng)合，若同時(shí)選擇RAM電路13和ROM電路14、即RAMCSB=ROMCSB=“0”，就不能正常動(dòng)作。于是，在圖1結(jié)構(gòu)的半導(dǎo)體裝置中，若RAM電路13和ROM電路14同時(shí)被選擇，則使RAM電路13和ROM電路14都為非選擇狀態(tài)，同時(shí)，通過(guò)用從控制電路10輸出的讀出啟動(dòng)信號(hào)REB控制數(shù)據(jù)緩沖存儲(chǔ)器16，使數(shù)據(jù)信號(hào)D0-D7端子為浮動(dòng)狀態(tài)，即高阻抗?fàn)顟B(tài)(參照?qǐng)D2)。這樣一來(lái)，即使因誤動(dòng)作、誤使用同時(shí)選擇了RAM電路13和ROM電路14，也能避免該混載芯片100的輸出信號(hào)與其它芯片輸出信號(hào)的干涉，防止對(duì)周?chē)酒瑤?lái)壞影響，確保安全性。并且，若RAM電路13和ROM電路14同時(shí)被選擇，則也可將數(shù)據(jù)信號(hào)D0-D7端子固定為“0”或“1”，或者原封不動(dòng)保持同時(shí)選擇將要發(fā)生時(shí)的邏輯電平，用以代替上述D0-D7端子高阻抗化，這樣也不會(huì)發(fā)生問(wèn)題。這種場(chǎng)合，使數(shù)據(jù)信號(hào)端子的信號(hào)值固定化。
下面說(shuō)明的本發(fā)明的實(shí)施例如上述那樣，若設(shè)定為試驗(yàn)?zāi)Ｊ?，通過(guò)使數(shù)據(jù)輸出端子高阻抗化或固定化，確保誤動(dòng)作或誤使用場(chǎng)合的安全性，進(jìn)行半導(dǎo)體裝置內(nèi)部試驗(yàn)。
下面涉及本實(shí)施例的構(gòu)成，圖3是作為本發(fā)明實(shí)施例的半導(dǎo)體裝置構(gòu)成的方框圖，該半導(dǎo)體裝置是混載芯片，混載芯片110的基本構(gòu)成與圖1所示混載芯片100相同，由控制電路11、地址緩沖存儲(chǔ)器12、作為RAM電路的SRAM13、作為ROM電路的MROM14以及數(shù)據(jù)緩沖存儲(chǔ)器16構(gòu)成，作為外部端子設(shè)有用于輸入各種控制信號(hào)的端子、即分別用于輸入RAM選擇信號(hào)RAMCSB、ROM選擇信號(hào)ROMCSB，輸出啟動(dòng)信號(hào)OEB及寫(xiě)入啟動(dòng)信號(hào)WEB的端子，用于輸入地址信號(hào)A0-A17的端子，用于輸入輸出數(shù)據(jù)信號(hào)D0-D7的端子。但是，本實(shí)施例的控制電路11與圖1中控制電路10不同，產(chǎn)生表示是不是試驗(yàn)?zāi)Ｊ降男盘?hào)(以下簡(jiǎn)記為“試驗(yàn)?zāi)Ｊ叫盘?hào)”)TSTB。
本實(shí)施例的控制電路11如圖4所示連接反相器(inverter)50、52、“與非“門(mén)54、56、“或非”門(mén)58、60、排它“或非”門(mén)62、“或”門(mén)64構(gòu)成，產(chǎn)生RAM啟動(dòng)信號(hào)RAMEB、ROM啟動(dòng)信號(hào)ROMEB、寫(xiě)入啟動(dòng)信號(hào)WEB及讀出啟動(dòng)信號(hào)REB的同時(shí)，還產(chǎn)生試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB。從圖4可以明白，在控制電路11中，RAM選擇信號(hào)RAMCSB與ROM選擇信號(hào)ROMCSB的邏輯和產(chǎn)生試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB，輸入到RAM電路13和ROM電路14(參照?qǐng)D3)，在這點(diǎn)上與圖1控制電路10不同。另外，RAM選擇信號(hào)RAMCSB的反向信號(hào)與試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB的邏輯積的反向信號(hào)是RAM啟動(dòng)信號(hào)RAMEB,ROM選擇信號(hào)ROMCSB的反向信號(hào)與試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB的邏輯積的反向信號(hào)是ROM啟動(dòng)信號(hào)ROMEB，分別產(chǎn)生上述RAM啟動(dòng)信號(hào)RAMEB及ROM啟動(dòng)信號(hào)ROMEB。輸入到RAM電路13的寫(xiě)入啟動(dòng)信號(hào)WEBram是從外部供給的寫(xiě)入啟動(dòng)信號(hào)WEB與RAM選擇信號(hào)RAMCSB的邏輯和信號(hào)。輸入到數(shù)據(jù)緩沖存儲(chǔ)器16的讀出啟動(dòng)信號(hào)REB是RAM選擇信號(hào)RAMCSB和ROM選擇信號(hào)ROMCSB的排他邏輯和的反向信號(hào)與輸出啟動(dòng)信號(hào)OEB的邏輯和信號(hào)。
存儲(chǔ)器電路中如字線、位線那樣以狹間距有規(guī)律地配置許多信號(hào)線時(shí)，按配置順序交替地將“1“和“0”信號(hào)(H電平和L電平信號(hào))施加在那些信號(hào)線上，測(cè)定電源電流，能夠檢測(cè)因那些信號(hào)線間短路而引起的故障，可以認(rèn)為這是一種Iddq試驗(yàn)。在本實(shí)施例中，為了能夠?qū)嵤┻@種用于檢測(cè)信號(hào)線間短路故障的Iddq試驗(yàn)，根據(jù)試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB，在試驗(yàn)?zāi)Ｊ街?，?duì)RAM電路13和ROM電路14中的字線和位線，按配置順序交替地施加“1”和“0”的信號(hào)(H電平和L電平信號(hào))。
圖5表示在試驗(yàn)?zāi)Ｊ街杏糜趯?duì)字線WL1、WL2、……、WLj、WLj+1、……交替地施加“0”和“1”的電路，圖6是與圖5對(duì)應(yīng)的以往電路，在該先有技術(shù)例中，將地址信號(hào)譯碼而得的各譯碼信號(hào)通過(guò)反相器緩沖器I1、I2、……、Ij、Ij+1、……分別施加在字線WL1、WL2、……、WLj、WLj+1、……上。而在本實(shí)施例中，交替使用“或非”門(mén)和“與非”門(mén)代替反相器緩沖器，例如對(duì)奇數(shù)號(hào)字線使用“或非“門(mén)，對(duì)偶數(shù)號(hào)字線使用“與非”門(mén)。往上述“或非”門(mén)另一方的輸入端子輸入試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB的反相信號(hào)TST，往上述“與非“門(mén)另一方的輸入端子輸入試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB。根據(jù)這種結(jié)構(gòu)，在通常模式(TSTB=“1”)中，各譯碼信號(hào)與以往一樣施加在各字線上，可是，在試驗(yàn)?zāi)Ｊ?TSTB=“0”)中，對(duì)字線按配置順序交替施加“0”和“1”信號(hào)。例如，對(duì)奇數(shù)號(hào)字線使用“或非”門(mén)、對(duì)偶數(shù)號(hào)字線使用“與非”門(mén)場(chǎng)合，在試驗(yàn)?zāi)Ｊ街?，?duì)奇數(shù)號(hào)字線施加“0”，對(duì)偶數(shù)號(hào)字線施加“1”，這里所說(shuō)“奇數(shù)”、“偶數(shù)”是指混載芯片110中信號(hào)線配置順序的奇數(shù)、偶數(shù)。
圖7表示將上述結(jié)構(gòu)適用于ROM電路14上的電路圖，該例的ROM電路14設(shè)有若干存儲(chǔ)塊，這些存儲(chǔ)塊由陣列狀配置的許多存儲(chǔ)單元構(gòu)成，上述ROM電路14包括產(chǎn)生用于選擇這些存儲(chǔ)塊MB0、MB1、……的選擇信號(hào)的地址譯碼器72、產(chǎn)生用于選擇在各存儲(chǔ)塊中某條字線的譯碼信號(hào)的地址譯碼器74、字線試驗(yàn)信號(hào)產(chǎn)生電路76、“與非”門(mén)組78、位線試驗(yàn)用偏置電路80、列選擇電路(Y選擇電路)82、讀出放大器84及輸出緩沖器86。
在上述結(jié)構(gòu)中，字線試驗(yàn)信號(hào)產(chǎn)生電路76與圖5中門(mén)G1、G2、……、Gj、Gj+1、……相當(dāng)，在試驗(yàn)?zāi)Ｊ街?，按配置順序交替地向字線供給“0”和“1”信號(hào)。但是，在本例中，字線試驗(yàn)信號(hào)產(chǎn)生電路76的輸出信號(hào)通過(guò)“與非”門(mén)組78供給各字線。可是，該“與非”門(mén)組78僅在各存儲(chǔ)塊之中由來(lái)自地址譯碼器72的選擇信號(hào)所選擇的存儲(chǔ)塊用于驅(qū)動(dòng)字線，實(shí)質(zhì)上與圖5所示電路相同，字線試驗(yàn)信號(hào)產(chǎn)生電路76的各輸出信號(hào)施加在各字線上。通過(guò)這種字線試驗(yàn)信號(hào)產(chǎn)生電路76，在試驗(yàn)?zāi)Ｊ街?，?duì)于所選擇的存儲(chǔ)塊中的復(fù)數(shù)字線交替地施加“1”和“0”信號(hào)。
另外，在圖7所示ROM電路14中，通過(guò)位線試驗(yàn)用偏置電路80，在試驗(yàn)?zāi)Ｊ街?，?duì)各位線按配置順序交替地施加“1”和“0”信號(hào)。這種偏置電路80的具體結(jié)構(gòu)可以是例如圖8-10所示各種結(jié)構(gòu)。圖8和圖9所示偏置電路是通常模式(TST=“0”)中斷開(kāi)各位線的例子，這時(shí)，通過(guò)讀出放大器84，提供通常模式中的偏置機(jī)能。圖10所示的偏置電路是通常模式中吸拉位線的例子，這時(shí)，讀出放大器84不需要偏置機(jī)能。并且，圖10所示例子也可應(yīng)用于位線預(yù)通電方式(將要讀出時(shí)為“H”電平，讀出時(shí)斷開(kāi))。
上面以ROM電路14為例，說(shuō)明用于檢測(cè)字線間短路故障和位線間短路故障的結(jié)構(gòu)，但是，對(duì)于RAM電路13通過(guò)同樣結(jié)構(gòu)也能檢測(cè)這種信號(hào)線間的短路故障。
下面說(shuō)明上述實(shí)施例的動(dòng)作，根據(jù)上述結(jié)構(gòu)(參照?qǐng)D4)，僅當(dāng)表示選擇RAM電路13和ROM電路14雙方的信號(hào)、即RAM選擇信號(hào)RAMCSB及ROM選擇信號(hào)ROMCSB輸入場(chǎng)合(RAMCSB=ROMCSB=“0”)，試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB成為“0”，此時(shí)表示試驗(yàn)?zāi)Ｊ?，除此之外?chǎng)合成為“1”，這表示通常模式。
在通常動(dòng)作時(shí)，排它地使用RAM電路13和ROM電路14，選擇信號(hào)RAMCSB和ROMCSB之中僅僅與使用電路對(duì)應(yīng)的選擇信號(hào)為“0”(起作用)，另一方選擇信號(hào)為“1”(不起作用)，只要是正常動(dòng)作，兩選擇信號(hào)RAMCSB、ROMCSB不會(huì)都成為“0”。
另一方面，進(jìn)行試驗(yàn)時(shí)，使得通常動(dòng)作中不使用的組合信號(hào)、即RAM選擇信號(hào)RAMCSB和ROM選擇信號(hào)ROMCSB的組合(RAMCSB=ROMCSB=“0”)供給混載芯片110,TSTB=“0”，設(shè)定試驗(yàn)?zāi)Ｊ健?br> 若這樣設(shè)定試驗(yàn)?zāi)Ｊ剑瑓⒄請(qǐng)D4可以明白，RAM啟動(dòng)信號(hào)RAMEB和ROM啟動(dòng)信號(hào)ROMEB都為“1”(不起作用)，RAM電路13和ROM電路14都成為非選擇狀態(tài)。另外，設(shè)定試驗(yàn)?zāi)Ｊ綍r(shí)，RAMCSB=ROMCSB=“0”，所以，輸入到數(shù)據(jù)緩沖器16的讀出啟動(dòng)信號(hào)REB不管輸出啟動(dòng)信號(hào)OEB而成為“1”，數(shù)據(jù)信號(hào)D0-D7端子成為浮動(dòng)狀態(tài)(高阻抗?fàn)顟B(tài))。
如上所述，通過(guò)設(shè)定試驗(yàn)?zāi)Ｊ?，RAM電路13和ROM電路14都成為非選擇狀態(tài)，能使本實(shí)施例的混載芯片100處于消耗電流幾乎為零狀態(tài)，即備用靜止?fàn)顟B(tài)。因此，在試驗(yàn)?zāi)Ｊ街校ㄟ^(guò)測(cè)定電源電流，能夠?qū)嵤┯糜跈z測(cè)故障的所謂Iddq試驗(yàn)。
參照?qǐng)D7-10，在試驗(yàn)?zāi)Ｊ降腞AM電路13和ROM電路14中，對(duì)字線和/或位線交替施加“1”和“0”信號(hào)，所以，通過(guò)上述Iddq試驗(yàn)?zāi)軝z測(cè)因字線間和位線間短路而引起的故障。
根據(jù)本實(shí)施例，使RAM選擇信號(hào)RAMCSB和ROM選擇信號(hào)ROMCSB都為“0”，通過(guò)通常動(dòng)作中不使用的輸入信號(hào)組合，來(lái)設(shè)定試驗(yàn)?zāi)Ｊ?。這樣，使該特別輸入信號(hào)組合輸向通常動(dòng)作中使用的復(fù)數(shù)外部端子，不用增加外部端子，而且不需要高電壓檢測(cè)電路，就能設(shè)定試驗(yàn)?zāi)Ｊ健?br> 當(dāng)通過(guò)組合信號(hào)輸向通常動(dòng)作中使用的外部端子設(shè)定試驗(yàn)?zāi)Ｊ綍r(shí)，有時(shí)會(huì)因誤動(dòng)作、誤使用違反本意設(shè)定試驗(yàn)?zāi)Ｊ?，從而因該芯片輸出信?hào)與其它芯片輸出信號(hào)干涉等對(duì)周?chē)酒瑤?lái)壞影響，發(fā)生不合適狀況。但是，在本實(shí)施例中，若設(shè)定試驗(yàn)?zāi)Ｊ?，用于輸出從RAM電路13或ROM電路14讀出的數(shù)據(jù)D0-D7的端子成為浮動(dòng)狀態(tài)(或邏輯電平被固定化)，即使因誤動(dòng)作、誤使用時(shí)設(shè)定試驗(yàn)?zāi)Ｊ揭膊粫?huì)發(fā)生上述不合適狀況。另外，在試驗(yàn)?zāi)Ｊ街?，RAM電路13和ROM電路14都成為非選擇狀態(tài)，即使因誤動(dòng)作、誤使用設(shè)定試驗(yàn)?zāi)Ｊ剑膊粫?huì)無(wú)端地耗費(fèi)電流。
根據(jù)本實(shí)施例，在試驗(yàn)?zāi)Ｊ降腞AM電路13和ROM電路14中，對(duì)字線和位線交替地施加“1”和“0”信號(hào)，通過(guò)測(cè)定電源電流，能在短時(shí)間里檢測(cè)因字線間、位線間短路而引起的故障。
權(quán)利要求
1．一種半導(dǎo)體裝置，作為動(dòng)作模式包括進(jìn)行正常動(dòng)作的通常模式以及實(shí)施試驗(yàn)的試驗(yàn)?zāi)Ｊ?；其特征在于，設(shè)有試驗(yàn)?zāi)Ｊ皆O(shè)定裝置，組合應(yīng)供給通常模式使用的所定復(fù)數(shù)端子的信號(hào)，使通常模式中正常動(dòng)作時(shí)不會(huì)出現(xiàn)的所定組合信號(hào)供給該復(fù)數(shù)端子，將動(dòng)作模式設(shè)定為試驗(yàn)?zāi)Ｊ?；?dòng)作控制裝置，若由試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定試驗(yàn)?zāi)Ｊ?，則成為耗費(fèi)電流幾乎為零的備用狀態(tài)；輸出控制裝置，由試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定試驗(yàn)?zāi)Ｊ剑撦敵隹刂蒲b置使輸出端子為高阻抗?fàn)顟B(tài)或邏輯電平被固定狀態(tài)。
2．根據(jù)權(quán)利要求1中所述的半導(dǎo)體裝置，其特征在于設(shè)有排它地被選擇使用的復(fù)數(shù)電路；上述復(fù)數(shù)端子是用于輸入選擇上述各復(fù)數(shù)電路的信號(hào)的端子；若同時(shí)選擇上述復(fù)數(shù)電路之中至少兩電路的組合信號(hào)供給上述復(fù)數(shù)端子，上述試驗(yàn)?zāi)Ｊ皆O(shè)定裝置將動(dòng)作模式設(shè)定為試驗(yàn)?zāi)Ｊ健?br> 3．根據(jù)權(quán)利要求1中所述的半導(dǎo)體裝置，其特征在于，設(shè)有陣列結(jié)構(gòu)的存儲(chǔ)器電路，包括以所定間隔配置的復(fù)數(shù)根字線、以所定間隔配置成與上述復(fù)數(shù)根字線交叉的復(fù)數(shù)根位線、配置在上述復(fù)數(shù)根字線與復(fù)數(shù)根位線交叉各位置的由存儲(chǔ)器單元所構(gòu)成的存儲(chǔ)器單元陣列；電位設(shè)定裝置，若通過(guò)上述試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定為試驗(yàn)?zāi)Ｊ?，該電位設(shè)定裝置對(duì)上述陣列結(jié)構(gòu)存儲(chǔ)器電路中的復(fù)數(shù)根字線和/或復(fù)數(shù)根位線按配置順序交替設(shè)定兩種不同電位。
4．一種半導(dǎo)體裝置，設(shè)有輸出線互相連接的至少包含兩個(gè)存儲(chǔ)器電路的復(fù)數(shù)存儲(chǔ)器電路、分別用于輸入與上述復(fù)數(shù)存儲(chǔ)器電路中各電路對(duì)應(yīng)的選擇信號(hào)、即選擇上述復(fù)數(shù)存儲(chǔ)器電路之中應(yīng)使用的存儲(chǔ)器電路的選擇信號(hào)的端子、將上述相互連接的輸出線信號(hào)往外部輸出的輸出電路，包括進(jìn)行正常動(dòng)作的通常模式以及實(shí)施試驗(yàn)的試驗(yàn)?zāi)Ｊ?；其特征在于，設(shè)有試驗(yàn)?zāi)Ｊ皆O(shè)定裝置，若通過(guò)上述選擇信號(hào)輸出線相互連接的至少兩個(gè)存儲(chǔ)器電路被同時(shí)選擇的話，該試驗(yàn)?zāi)Ｊ皆O(shè)定裝置將上述復(fù)數(shù)存儲(chǔ)器電路之中的至少一個(gè)存儲(chǔ)器電路設(shè)定為試驗(yàn)?zāi)Ｊ?；輸出控制裝置，若通過(guò)上述選擇信號(hào)輸出線相互連接的至少兩個(gè)存儲(chǔ)器電路被同時(shí)選擇的話，該輸出控制裝置將用于從輸出電路往外部輸出信號(hào)的輸出端子設(shè)為高阻抗?fàn)顟B(tài)或邏輯電平被固定狀態(tài)。
5．根據(jù)權(quán)利要求4中所述的半導(dǎo)體裝置，其特征在于，設(shè)有動(dòng)作控制裝置，若通過(guò)上述試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定為試驗(yàn)?zāi)Ｊ?，則成為耗費(fèi)電流幾乎為零的備用狀態(tài)。
6．根據(jù)權(quán)利要求5中所述的半導(dǎo)體裝置，其特征在于，上述復(fù)數(shù)存儲(chǔ)器電路包括陣列結(jié)構(gòu)的存儲(chǔ)器電路，包括以所定間隔配置的復(fù)數(shù)根字線、以所定間隔配置成與上述復(fù)數(shù)根字線交叉的復(fù)數(shù)根位線、配置在上述復(fù)數(shù)根字線與復(fù)數(shù)根位線交叉各位置的由存儲(chǔ)器單元所構(gòu)成的存儲(chǔ)器單元陣列；電位設(shè)定裝置，若通過(guò)上述試驗(yàn)?zāi)Ｊ皆O(shè)定裝置設(shè)定為試驗(yàn)?zāi)Ｊ剑撾娢辉O(shè)定裝置對(duì)上述陣列結(jié)構(gòu)存儲(chǔ)器電路中的復(fù)數(shù)根字線和/或復(fù)數(shù)根位線按配置順序交替設(shè)定兩種不同電位。
7．根據(jù)權(quán)利要求3或6中所述的半導(dǎo)體裝置，其特征在于，上述電位設(shè)定裝置是對(duì)上述陣列結(jié)構(gòu)存儲(chǔ)器電路中各字線按配置順序交替設(shè)定兩種不同電位的裝置；(1)設(shè)有與上述各字線對(duì)應(yīng)的第1類(lèi)或第2類(lèi)的邏輯門(mén)，第1類(lèi)邏輯門(mén)與第2類(lèi)邏輯門(mén)按配置順序交替與上述字線相對(duì)應(yīng)；(2)輸入用于選擇與邏輯門(mén)對(duì)應(yīng)的字線的譯碼信號(hào)以及表示是否試驗(yàn)?zāi)Ｊ降脑囼?yàn)?zāi)Ｊ叫盘?hào)，當(dāng)為通常模式時(shí)，輸出所輸入的譯碼信號(hào)，當(dāng)為試驗(yàn)?zāi)Ｊ綍r(shí)，若該邏輯門(mén)為第1類(lèi)門(mén)，則輸出第1邏輯電平信號(hào)，若該邏輯門(mén)為第2類(lèi)門(mén)，則輸出與第1邏輯電平反相的第2邏輯電平信號(hào)；根據(jù)從各邏輯門(mén)輸出的信號(hào)對(duì)各字線按配置順序交替設(shè)定兩類(lèi)不同的電位。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置,在設(shè)有RAM電路和ROM電路的混載芯片中,若輸入選擇雙方的選擇信號(hào),控制電路使控制信號(hào)REB為“1”,試驗(yàn)?zāi)Ｊ叫盘?hào)TSTB為“0”,RAM啟動(dòng)信號(hào)RAMEB及ROM啟動(dòng)信號(hào)ROMEB為“1”,成為試驗(yàn)?zāi)Ｊ?用于輸出數(shù)據(jù)信號(hào)的外部端子成為備用狀態(tài),RAM電路和ROM電路都成為非選擇狀態(tài)。不用設(shè)置試驗(yàn)?zāi)Ｊ皆O(shè)定專(zhuān)用端子和高電壓檢測(cè)電路,就能設(shè)定試驗(yàn)?zāi)Ｊ?且能避免因誤設(shè)定試驗(yàn)?zāi)Ｊ蕉a(chǎn)生的不合適狀況。
文檔編號(hào)G11C11/413GK1211044SQ9811920
公開(kāi)日1999年3月17日 申請(qǐng)日期1998年9月8日 優(yōu)先權(quán)日1997年9月8日
發(fā)明者大久保秀 申請(qǐng)人:株式會(huì)社理光