專利名稱：能抑制輸出波形的減幅振蕩現(xiàn)象的半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置，更具體地說，涉及具備將半導體裝置內部的數(shù)據(jù)輸出到半導體裝置外部的輸出緩沖電路的半導體裝置。
近年來，隨著半導體裝置趨于高速化，就必須增大半導體裝置的輸出緩沖電路的驅動能力。


圖11是示出現(xiàn)有的半導體存儲器中使用的輸出緩沖電路的基本結構的第1例的電路圖。
圖11中示出的輸出緩沖電路包括輸出端子DQr；電平移動器206；N溝道型MOS晶體管202；以及N溝道型MOS晶體管204，其中，電平移動器206接收根據(jù)被輸出的存儲數(shù)據(jù)而生成的第1內部控制信號HOUT，將該高電平從由外部電源電位Ext.Vcc降壓了的內部降壓電位Vcc變換成在半導體裝置內部形成的內部升壓電位Vppo，N溝道型MOS晶體管202在柵極接收電平移動器206的輸出，并連接在外部電源電位Ext.Vcc與輸出端子DQr之間，N溝道型MOS晶體管204在柵極接收根據(jù)被輸出的存儲數(shù)據(jù)而生成的第2內部控制信號LOUT，并連接在輸出端子DQr與接地電位之間。
圖12是用于說明圖11中示出的輸出緩沖電路的工作的工作波形圖。
參照圖11、圖12，在時刻t1處，內部控制信號HOUT上升到高電平。此時，圖12中未示出的內部控制信號LOUT是低電平，N溝道型MOS晶體管204為非導通狀態(tài)。
在時刻t2處，由于電平移動器206的工作，電平移動器206的輸出節(jié)點即節(jié)點N51上升到高電平。于是，N溝道型MOS晶體管202導通，輸出端子DQr的電位開始上升。
在此，根據(jù)在半導體裝置外部與輸出端子DQr連接的負載的狀態(tài)，在從輸出端子DQr輸出的信號的波形中產生減幅振蕩現(xiàn)象(ringing)。
在時刻t3處，從輸出端子DQr輸出的信號的電位穩(wěn)定下來。
存在該減幅振蕩現(xiàn)象成為接收連接到外部的輸出信號的其它半導體裝置等的誤操作的起源的危險。
作為在這樣的信號輸出時能抑制電源噪聲的電路，在特開平5-290582號公報中提出了新的輸出緩沖電路。將該輸出緩沖電路用于半導體存儲器的字線驅動等。
圖13是示出特開平5-290582號公報中記述的現(xiàn)有的輸出緩沖電路的結構的電路圖。
參照圖13，該輸出緩沖電路包括倒相器231；N溝道型MOS晶體管241；延時電路232；自舉電路233；以及N溝道型MOS晶體管242，其中，倒相器231接收輸入信號S將其反轉，并將該反轉信號輸出到節(jié)點N131上，N溝道型MOS晶體管241的柵極連接到節(jié)點N131，并連接電源電位Vcc與輸出端子OUT，延時電路232接收倒相器231的輸出信號，并使其延時，自舉電路233接收延時電路232的輸出，N溝道型MOS晶體管242的柵極連接到節(jié)點N133，并連接電源電位Vcc與輸出端子OUT。
該輸出緩沖電路還包括倒相器243和N溝道型MOS晶體管244，其中，倒相器243接收輸入信號R并將其反轉，N溝道型MOS晶體管244在柵極接收倒相器243的輸出，并連接接地電位Vss與輸出端子OUT。
延時電路232包括串聯(lián)連接的倒相器232a、232b。
圖14是示出圖13中示出的自舉電路233的結構的電路圖。
參照圖14，自舉電路233包括倒相器211和倒相器212，其中，倒相器211在輸入節(jié)點N110處接收輸入信號，并在輸入端與節(jié)點N110連接，倒相器212接收倒相器211的輸出，并將其反轉。
將倒相器211的輸出提供節(jié)點N111，將倒相器212的輸出提供節(jié)點N112。
自舉電路233還包括N溝道型MOS晶體管213；N溝道型MOS晶體管214；以及電容器215，其中，N溝道型MOS晶體管213在柵極接收電源電位Vcc，并連接節(jié)點N111和節(jié)點N113，N溝道型MOS晶體管214在柵極接收節(jié)點N113電位Vcc，并連接節(jié)點N110和節(jié)點N113，電容器215連接在節(jié)點N112與N133之間。
參照圖13、圖14，在輸入信號R為高電平、N溝道型MOS晶體管244為非導通狀態(tài)時，如果輸入信號S從高電平降到低電平，則由于倒相器231之故，首先節(jié)點N131的電位從低電平上升到高電平。
相應地，N溝道型MOS晶體管241導通，輸出端子OUT的電位從低電平上升到高電平。
其次，經(jīng)過因延時電路232而延時的時間后，自舉電路233的輸入節(jié)點N110從低電平上升到高電平。相應地，自舉電路233使節(jié)點N133的電位上升到比電源電位Vcc高的電位。而且，N溝道型MOS晶體管242充分地導通，將電源電位Vcc傳遞到輸出端子OUT。
如上所述，由于通過使輸出緩沖電路的兩個輸出晶體管依次導通，平緩地將高電平供給輸出端子，故不會一次使大的電流從接收電源電位Vcc的節(jié)點流到輸出端子。因而，可降低電源噪聲。
此外，在尖峰狀的輸入脈沖進入到輸入信號S中時，電荷從自舉電路233的節(jié)點N133移到節(jié)點N110。雖然由于N溝道型MOS晶體管241之故，輸出端子OUT能維持高電平，但因為節(jié)點N133的電位下降，故N溝道型MOS晶體管244不處于穩(wěn)定的導通狀態(tài)。
如以上所說明的那樣，在圖11中示出的輸出緩沖器中，如果為了根據(jù)高速化的需要增大輸出緩沖電路的驅動能力從而增大輸出晶體管的尺寸，則由于電流急劇地從半導體裝置的輸出緩沖電路流向連接在輸出端子上的外部負載，故變得容易引起減幅振蕩現(xiàn)象。
此外，圖13、14中已說明的電路用自舉電路提供輸出晶體管的柵電位。由于自舉電路只能在某個一定時間內產生高電位，故不能從輸出端子長時間地保持電源電位Vcc的高電平。
一般在普通使用的半導體裝置中，由于將信號從半導體裝置輸出到外部的輸出緩沖器的負載根據(jù)被連接到外部的基板或元件的不同而不同，故不能將輸出信號的上升時間定為一個恒定值。
此外，也有將工作頻率高的半導體裝置使用于工作頻率低的用途的可能性。
因而，將圖13中示出的電路作為將信號輸出到半導體裝置的外部的輸出緩沖器來使用是不太適當?shù)摹?br> 本發(fā)明的目的是提供一種能減小在將信號從輸出端子輸出到半導體裝置外部時產生的、在輸出信號中出現(xiàn)的減幅振蕩現(xiàn)象的半導體裝置。
歸納本發(fā)明的要點如下，本發(fā)明是一種在半導體襯底上形成的半導體裝置，包括輸出端子；第1 MOS晶體管；第1驅動電路；以及第2 MOS晶體管。
第1 MOS晶體管根據(jù)第1內部控制信號的激活將電流從外部電源供給輸出端子。第1驅動電路根據(jù)第1內部控制信號的激活輸出第2內部控制信號。第2 MOS晶體管在柵極接收第2內部控制信號，根據(jù)第2內部控制信號的激活將電流從外部電源供給輸出端子。第2內部控制信號具有比第1內部控制信號高的激活電位。
因而，本發(fā)明的主要的優(yōu)點是，通過分階段地使輸出端子的電位從低電平上升到高電平，可防止大電流從半導體裝置的輸出緩沖器流到輸出端子，可降低減幅振蕩現(xiàn)象。
圖1是示出本發(fā)明的實施例1的半導體裝置的整體結構的概略框圖。
圖2是本發(fā)明的實施例1中的輸出緩沖電路100的電路圖。
圖3是示出圖2中示出的電平移動器108的結構的電路圖。
圖4是說明圖2中示出的輸出緩沖器100的工作的工作波形圖。
圖5是示出在實施例2的半導體裝置中使用的輸出緩沖電路131的結構的電路圖。
圖6是說明圖5中示出的輸出緩沖器131的工作的工作波形圖。
圖7是示出在實施例3的半導體裝置中使用的輸出緩沖電路150的結構的電路圖。
圖8是示出圖7中示出的延時電路144的結構的電路圖。
圖9是示出在實施例4的半導體裝置中使用的輸出緩沖電路170的結構的電路圖。
圖10是用于說明圖9中示出的輸出緩沖器170的工作的工作波形圖。
圖11是示出現(xiàn)有的輸出緩沖電路的結構的電路圖。
圖12是用于說明圖11中示出的輸出緩沖電路的工作的工作波形圖。
圖13是示出現(xiàn)有的輸出緩沖電路的第2例的結構的電路圖。
圖14是示出圖13中示出的自舉電路233的結構的電路圖。
以下參照附圖詳細地說明本發(fā)明的實施例。再有，圖中同一符號示出同一或相當部分。以下，說明本發(fā)明的實施例1的半導體裝置1。
圖1是示出本發(fā)明的實施例1的半導體裝置的整體結構的概略框圖。
該整體結構是能適用于以下說明的全部實施例的代表性的一例。
參照圖1，該半導體存儲器1包括控制信號輸入端子2～6；地址信號輸入端子組8；數(shù)據(jù)信號輸入輸出端子組16；接地端子18；以及電源端子20。
此外，該半導體存儲器1包括時鐘發(fā)生電路22；行和列地址緩沖器24；行譯碼器26；列譯碼器28；存儲器板32；數(shù)據(jù)輸入緩沖器40和數(shù)據(jù)輸出緩沖器42，存儲器板32包括存儲單元陣列34和讀出放大器+輸入輸出控制電路38。
時鐘發(fā)生電路22發(fā)生相當于基于通過控制信號輸入端子2、4從外部提供的外部行地址選通信號EXT./RAS、外部列地址選通信號EXT./CAS的預定的工作模式的控制時鐘，控制半導體裝置的整體的工作。
行和列地址緩沖器24根據(jù)通過地址信號輸入端子組8從外部提供的地址信號A0～Ai(其中，i是自然數(shù))生成行地址信號RA0～RAi和列地址信號CA0～CAi，分別將所生成的信號RA0～RAi和CA0～CAi供給行譯碼器26和列譯碼器28。
存儲單元陣列34分別包含存儲1位的數(shù)據(jù)的多個存儲單元。將各存儲單元配置在由行地址和列地址確定的預定的地址上。
行譯碼器26和列譯碼器28指定存儲單元陣列34的行地址和列地址。讀出放大器+輸入輸出控制電路38將由行譯碼器26和列譯碼器28指定了地址的存儲單元連接到數(shù)據(jù)信號輸入輸出線對IDP的一端。將數(shù)據(jù)信號輸入輸出線對IDP的另一端連接到數(shù)據(jù)輸入緩沖器40和數(shù)據(jù)輸出緩沖器42上。
數(shù)據(jù)輸入緩沖器40在寫入模式時響應通過控制信號輸入端子6從外部提供的信號EXT./WE，將從數(shù)據(jù)信號輸入輸出端子組16輸入的數(shù)據(jù)通過數(shù)據(jù)信號輸入輸出線對IDP提供被選擇的存儲單元。
數(shù)據(jù)輸出緩沖器42在讀出模式時將來自被選擇的存儲單元的讀出數(shù)據(jù)輸出到數(shù)據(jù)輸入輸出端子組16。
電源電路50接收外部電源電位Ext.Vcc和接地電位Vss，提供半導體存儲器的工作中所必要的各種內部電源電位。
即，電源電路50包括內部電源電路54以及預充電電位發(fā)生電路52，其中，內部電源電路54接收外部電源電位Ext.Vcc和接地電位Vss并輸出內部降壓電位Int.Vcc和內部升壓電位Vppo，預充電電位發(fā)生電路52提供對于存儲單元陣列34中包含的位線對的預充電電位VBL。
內部電源電路54包括降壓電源電路56以及升壓電源電路58，其中，降壓電源電路56接收外部電源電位Ext.Vcc和接地電位Vss并發(fā)生使外部電源電位Ext.Vcc降壓了的內部降壓電位Int.Vcc，升壓電源電路58接收外部電源電位Ext.Vcc和接地電位Vss并發(fā)生使外部電源電位Ext.Vcc升壓了的內部升壓電位Vppo。
圖2是示出本發(fā)明的實施例1的半導體裝置1中使用的輸出緩沖電路100的基本結構的電路圖。
輸出緩沖電路100作為圖1中示出的數(shù)據(jù)輸出緩沖器42的1位部分而設置，將來自時鐘發(fā)生電路22的上述信號或來自輸入輸出控制電路38的讀出數(shù)據(jù)為基礎生成的互補的第1內部信號HOUT和第2內部信號LOUT作為輸入信號來接收。
參照圖2，輸出緩沖電路100包括N溝道型MOS晶體管102；電平移動器108；電平移動器110；N溝道型MOS晶體管104；N溝道型MOS晶體管106以及N溝道型MOS晶體管112，其中，N溝道型MOS晶體管102在柵極接收第1內部控制信號HOUT并連接輸出端子DQr與外部電源電位Ext.Vcc，電平移動器108接收第1內部控制信號HOUT并根據(jù)外部電源電位Ext.Vcc進行電平變換，電平移動器110接收電平移動器108的輸出并根據(jù)內部升壓電位Vppo進行電平變換，N溝道型MOS晶體管104在柵極接收電平移動器108的輸出并連接輸出端子DQr與外部電源電位Ext.Vcc,N溝道型MOS晶體管106在柵極接收電平移動器110的輸出并連接輸出端子DQr與外部電源電位Ext.Vcc,N溝道型MOS晶體管112在柵極接收第2內部控制信號LOUT并連接輸出端子DQr與接地電位。
圖3是示出圖2中示出的電平移動器108的結構的電路圖。
參照圖3，電平移動器108包括N溝道型MOS晶體管122；倒相器130；N溝道型MOS晶體管124；P溝道型MOS晶體管126以及P溝道型MOS晶體管128，其中，N溝道型MOS晶體管122在柵極接收輸入信號IN，其源極連接到接地電位，倒相器130接收輸入信號IN并將其反轉，N溝道型MOS晶體管124在柵極接收倒相器130的輸出，其源極連接到接地電位，P溝道型MOS晶體管126在柵極接收N溝道型MOS晶體管124的漏極電位，其漏極與N溝道型MOS晶體管122的漏極連接，P溝道型MOS晶體管128在柵極接收N溝道型MOS晶體管122的漏極電位，其漏極與N溝道型MOS晶體管124的漏極連接。
P溝道型MOS晶體管126的源極以及P溝道型MOS晶體管128的源極都連接到電源節(jié)點PWR上。
N溝道型MOS晶體管124的漏極電位輸出電平移動器108的輸出信號OUT。
參照圖2，在電平移動器108中將外部電源電位Ext.Vcc供給其電源節(jié)點PWR。而且，將內部控制信號HOUT的高(“H”)電平變換成外部電源電位Ext.Vcc而輸出。
此外，電平移動器110也采取與圖3中示出的電平移動器108同樣的結構。而且，將本身是外部電源電位Ext.Vcc的電平移動器108的輸出信號的高電位電平變換成內部升壓電位Vppo。
如圖2中所示，實施例1的半導體裝置在輸出緩沖器中并列地設有多個晶體管，這些晶體管驅動將其內部數(shù)據(jù)傳遞到外部的輸出緩沖電路的“H”側。
圖4是說明圖2中示出的輸出緩沖電路100的工作的工作波形圖。
參照圖2、圖4，考慮第2內部控制信號LOUT=“L”狀態(tài)的情況。此時，N溝道型MOS晶體管112是非導通狀態(tài)。
如果考慮輸出端子DQr的電平最初為0V時，則第1內部控制信號HOUT是“L”(低)電平，電平移動器108、110的輸出即節(jié)點N2、N3的電位也是低電平，故N溝道型MOS晶體管102、104和106分別是非導通狀態(tài)。
在時刻t1處，如果供給節(jié)點N1的第1內部控制信號HOUT從0V上升到內部降壓電位Vcc(例如，2.5V)，則與此相應N溝道型MOS晶體管102成為導通狀態(tài)。輸出端子DQr的電位如圖4的波形A所示，開始向(2.5V-Vt)的電位上升。其中，Vt是N溝道型MOS晶體管的閾值電壓。
在時刻t1～t2，第1內部控制信號HOUT由電平移動器108進行電平變換。在圖3中，N溝道型MOS晶體管122成為導通狀態(tài)，將P溝道型MOS晶體管128的柵電位激活為低電平。另一方面，由于因倒相器130的作用對N溝道型MOS晶體管124的柵極提供第1內部控制信號HOUT的反轉即高電平，故N溝道型MOS晶體管124成為非導通狀態(tài)。電平移動器108的輸出成為被提供的電源電位即外部電源電位Ext.Vcc。
在時刻t2處，電平移動器108的電壓變換結束，N溝道型MOS晶體管104成為導通狀態(tài)。DQr的電位如圖4的波形B所示，開始向(3.3V-Vt)的電位上升。
在時刻t2～t3，第1內部控制信號HOUT由電平移動器110進行電平變換。與電平移動器108的情況相同，電平移動器110的輸出成為被提供的電源電位即外部電源電位Ext.Vcc。
在時刻t3處，電平移動器110的電壓變換結束，N溝道型MOS晶體管106成為導通狀態(tài)。DQr的電位如圖4的波形C所示，開始向外部電源電位Ext.Vcc(3.3V)的電位上升。
如果將以上的工作總結起來進行敘述，則作為各自的晶體管的柵的高(“H”)電平而提供的電壓按N溝道型MOS晶體管102、N溝道型MOS晶體管104、N溝道型MOS晶體管106的順序變高。
即，對N溝道型MOS晶體管102的柵極提供該高電平是內部電源電位Int.Vcc的內部控制信號HOUT。
通過電平移動器108對N溝道型MOS晶體管104的柵極提供該高電平是外部電源電位Ext.Vcc的信號。對N溝道型MOS晶體管106的柵極提供該高電平是內部升壓電位Vppo的信號。這3個晶體管由于電平移動器108、110引起的延遲，從供給柵極的電位低的晶體管開始導通。
即，按N溝道型MOS晶體管102、N溝道型MOS晶體管104、N溝道型MOS晶體管106的順序導通。
如果，內部控制信號HOUT從低電平向高電平上升，則最初N溝道型MOS晶體管102導通，其后，延遲了電平移動器108的延遲時間之后，N溝道型MOS晶體管104導通。再者，延遲了電平移動器110的延遲時間之后，N溝道型MOS晶體管106導通。
這樣，按供給柵極的電壓低的順序使輸出晶體管導通，使輸出端子的電位平緩地上升到高電平，由此可防止大電流從外部電源流到輸出端子，可減少減幅振蕩現(xiàn)象。
在圖2中，示出了并聯(lián)連接3個輸出晶體管的例子，但并聯(lián)連接4個以上的輸出晶體管也可得到同樣的效果。圖5是示出本發(fā)明的實施例2的半導體裝置中使用的輸出緩沖電路131的基本結構的電路圖。
輸出緩沖電路131作為實施例1的變形例，作為輸出晶體管除N溝道型MOS晶體管102、104、106外，包括N溝道型MOS晶體管102a、104a、106a。
如果將每個柵電位的單位變化量的源·漏電流的變化量定為電流驅動能力，則將N溝道型MOS晶體管102a的電流驅動能力設定得比N溝道型MOS晶體管104a、106a小。
具體地說，由于電流驅動能力與MOS晶體管的用柵極長度除柵極寬度的值(柵極寬度/柵極長度)成比例，故如果將N溝道型MOS晶體管102a、104a、106a的柵極長度定為恒定值，分別將柵極寬度設為W2、W4、W6，則W2＜W4、W6。
通過設定成這樣的柵極寬度，輸出緩沖電路在輸出高電平時的波形的上升時，與實施例1相比，可進一步防止電流急劇地流動。即，可進一步減少減幅振蕩現(xiàn)象。
圖6是用于說明輸出緩沖電路131的工作的工作波形圖。
參照圖5、圖6，考慮第2內部控制信號LOUT=“L”狀態(tài)的情況。此時N溝道型MOS晶體管112是非導通狀態(tài)。
如果考慮輸出端子DQr的電平最初為0V時，則第1內部控制信號HOUT是低電平，電平移動器108、110的輸出即節(jié)點N12、N13的電位也是低電平，故N溝道型MOS晶體管102a、104a和106a分別是非導通狀態(tài)。
在時刻t1處，如果供給節(jié)點N11的第1內部控制信號HOUT從OV上升到內部降壓電位Vcc(例如，2.5V)，則與此相應，N溝道型MOS晶體管102a成為導通狀態(tài)。輸出端子DQr的電位如圖6的波形A’所示，開始向(2.5V-Vt)的電位上升。其中，Vt是N溝道型MOS晶體管的閾值電壓。
在時刻t1～t2，第1內部控制信號HOUT由電平移動器108進行電平變換，該高電平成為被提供的電源電位即外部電源電位Ext.Vcc。
在時刻t2處，電平移動器108的電壓變換結束，N溝道型MOS晶體管104a成為導通狀態(tài)。輸出端子DQr的電位如圖6的波形B’所示，開始向(3.3V-Vt)的電位上升。
在時刻t2～t3，第1內部控制信號HOUT由電平移動器110進行電平變換，節(jié)點N13的電位成為提供其高電平的電源電位即內部升壓電位Vppo。
在時刻t3處，電平移動器110的電壓變換結束，N溝道型MOS晶體管106成為導通狀態(tài)。DQr的電位如圖6的波形C’所示，開始向外部電源電位Ext.Vcc(3.3V)的電位上升。
圖6的波形Y示出圖2中示出的輸出緩沖器100的輸出波形，圖5中示出的輸出緩沖器131的波形的上升在時刻t1～t2時與波形Y相比是平緩的，在時刻t2～t3時與波形Y相比變得陡峭。
即，用尺寸大的晶體管供給電流，以使流入到輸出端子的電流的變化量為最大的時刻t1時的電流的變化量的峰值下降，同時在時刻t2～t3時補償在時刻t1～t2時電流小的部分。
因而，在實施例2的半導體裝置中使用的輸出緩沖電路131具有既可抑制作為減幅振蕩現(xiàn)象的原因之一的電流變化的大小又可減小輸出端子的電位的上升時間的優(yōu)良的輸出特性。圖7是示出實施例3的半導體裝置中使用的輸出緩沖電路150的結構的電路圖。
與實施例1的不同點是，由接收內部控制信號HOUT的延時電路144來提供供給N溝道型MOS晶體管的單獨的柵電位的電平移動器140的輸入。
圖8是示出圖7中示出的延時電路144的結構的電路圖。
參照圖8，延時電路144包括N溝道型MOS晶體管154；P溝道型MOS晶體管152；N溝道型MOS晶體管158；以及P溝道型MOS晶體管156，其中，N溝道型MOS晶體管154在柵極接收輸入信號IIN，其源極與接地電位連接，P溝道型MOS晶體管152在柵極接收輸入信號IIN，其源極與內部電源電位Int.Vcc連接，其漏極與N溝道型MOS晶體管154的漏極連接，N溝道型MOS晶體管158在柵極接收N溝道型MOS晶體管154的漏極電位，源極與接地電位連接，P溝道型MOS晶體管156在柵極接收N溝道型MOS晶體管154的漏極電位，其源極與內部電源電位Int.Vcc連接，其漏極與N溝道型MOS晶體管158的漏極連接。
N溝道型MOS晶體管158的漏極電位供給延時電路144的輸出信號IOUT。
外部電源電位Ext.Vcc的電位常常隨將外部電源電位供給半導體裝置的電源線中的噪聲而變動。與其比較，由于內部電源電位Int.Vcc及內部升壓電位Vppo在半導體裝置內部發(fā)生，是穩(wěn)定的，故可保持比較穩(wěn)定的電位。
在圖2、圖5的結構中，將外部電源電位Ext.Vcc作為電源電位接收的電平移動器108對內部控制信號HOUT進行變換，根據(jù)接收該輸出信號的電平移動器110的工作來確定輸出晶體管即N溝道型MOS晶體管106導通的時序。在該結構中，外部電源電位Ext.Vcc變動時，N溝道型MOS晶體管106導通的時序受到影響。
通過作成圖7中示出的結構，即使外部電源電位Ext.Vcc多少有些變動，也可將各晶體管的導通時序保持為一定，故可使從輸出端子DQr輸出的輸出波形變得穩(wěn)定。
在圖7中，在電平移動器140之前連接了延時電路144，但即使在電平移動器140的輸出信號與N溝道型MOS晶體管136的柵極之間設置延時電路，也可得到同樣的效果。圖9是示出實施例4的半導體裝置中使用的輸出緩沖電路170的結構的電路圖。
參照圖9，輸出緩沖電路170包括接收第1內部控制信號HOUT的延時電路178；電平移動器180；N溝道型MOS晶體管172；驅動電路192；N溝道型MOS晶體管174；以及N溝道型MOS晶體管176，其中，電平移動器180接收延時電路178的輸出，根據(jù)內部升壓電位Vppo的電位進行電平變換，N溝道型MOS晶體管172在柵極接收電平移動器180的輸出，連接輸出端子DQr與外部電源電位Ext.Vcc，驅動電路192接收第1內部控制信號HOUT,N溝道型MOS晶體管174在柵極接收驅動電路192的輸出，連接外部電源電位Ext.Vcc與輸出端子DQr,N溝道型MOS晶體管176在柵極接收第2內部控制信號LOUT，連接接地電位與輸出端子DQr。
驅動電路192包括N溝道型MOS晶體管184；P溝道型MOS晶體管182；N溝道型MOS晶體管190；P溝道型MOS晶體管188；以及P溝道型MOS晶體管186，其中，N溝道型MOS晶體管184在柵極接收第1內部控制信號HOUT，其源極連接到接地電位，P溝道型MOS晶體管182在柵極接收第1內部控制信號HOUT，其源極連接到內部電源電位Int.Vcc，其漏極與N溝道型MOS晶體管184的漏極連接，N溝道型MOS晶體管190在柵極接收N溝道型MOS晶體管184的漏極電位，其源極與接地電位連接，P溝道型MOS晶體管188在柵極接收N溝道型MOS晶體管184的漏極電位，其漏極與N溝道型MOS晶體管190的漏極連接，P溝道型MOS晶體管186的柵極和漏極與P溝道型MOS晶體管188的源極連接，其源極與內部電源電位Int.Vcc連接。
由于延時電路178采取與圖8中示出的延時電路144同樣的結構，電平移動器180采取與圖3中示出的電平移動器108同樣的結構，故不重復說明。
在實施例4中，在輸出緩沖器的“H”側驅動晶體管中，將供給先導通的N溝道型MOS晶體管174的柵極的電位設定成比內部電源電位Int.Vcc低P溝道型MOS晶體管186的閾值電壓。
圖10是用于說明圖9中示出的輸出緩沖電路170的工作的工作波形圖。
參照圖9、圖10，考慮第2內部控制信號LOUT=“L”狀態(tài)的情況。此時N溝道型MOS晶體管176是非導通狀態(tài)。
如果考慮輸出端子DQr的電平最初為0V時，第1內部控制信號HOUT是低電平，節(jié)點N32、N33的電位也是低電平，故N溝道型MOS晶體管172、174分別是非導通狀態(tài)。
在時刻t1處，供給節(jié)點N31的第1內部控制信號HOUT從OV上升到內部降壓電位Vcc(例如，2.5V)。
在時刻t2處，根據(jù)由P溝道型MOS晶體管182和N溝道型MOS晶體管184構成的倒相器反轉的第1內部控制信號HOUT，節(jié)點N32的電位變成高電平。節(jié)點N32的電位變成從內部降壓電位Vcc再下降P溝道型MOS晶體管186的閾值電壓Vtp的電位。
在時刻t2～t3,N溝道型MOS晶體管174成為導通狀態(tài)。輸出端子DQr的電位如圖10的波形A”所示，開始向(2.5V-Vtp-Vt)的電位上升。在時刻t3處，通過延時電路178、電平移動器180的電壓變換結束，N溝道型MOS晶體管172成為導通狀態(tài)。DQr的電位如圖10的波形B”所示，開始向外部電源電位Ext.Vcc(3.3V)的電位上升。
通過采用這樣的結構，由于進一步將最初導通的N溝道型MOS晶體管174的柵電位設定得低，與實施例1的情況相比，可進一步降低流到在輸出的上升初期導通的晶體管的電流，故與實施例1相比可進一步減小減幅振蕩現(xiàn)象。
與實施例1相同，即使并聯(lián)設置在“H”側的驅動晶體管的數(shù)目是3個以上，也可得到同樣的效果。
此外，如實施例2那樣，也可考慮使N溝道型MOS晶體管174的柵極寬度比N溝道型MOS晶體管172的柵極寬度小來進一步增強其效果。
權利要求
1．一種在半導體襯底上形成的半導體裝置，其特征在于包括輸出端子DQr；第1 MOS晶體管(102)，根據(jù)第1內部控制信號(HOUT)的激活將電流從電源供給所述輸出端子；第1驅動裝置(108)，根據(jù)所述第1內部控制信號的激活輸出第2內部控制信號；以及第2 MOS晶體管(104)，在柵極接收所述第2內部控制信號，根據(jù)所述第2內部控制信號的激活將電流從所述電源供給所述輸出端子，所述第2內部控制信號具有比所述第1內部控制信號高的激活電位。
2．如權利要求1中所述的半導體裝置，其特征在于還包括第2驅動裝置(110)，根據(jù)所述第1內部控制信號的激活，比所述第2內部控制信號的激活滯后地輸出第3內部控制信號；以及第3 MOS晶體管(106)，在柵極接收所述第3內部控制信號，根據(jù)所述第3內部控制信號的激活將電流從所述電源供給所述輸出端子，所述第3內部控制信號具有比所述第2內部控制信號高的激活電位。
3．如權利要求2中所述的半導體裝置，其特征在于還包括升壓裝置(58)，接收所述電源電位進行升壓，發(fā)生比所述電源電位高的內部升壓電位；以及降壓裝置(56)，接收所述電源電位進行降壓，發(fā)生比所述電源電位低的內部降壓電位，所述第1內部控制信號的激活電位是所述內部降壓電位，所述第2內部控制信號的激活電位是所述外部電源電位，所述第3內部控制信號的激活電位是所述內部升壓電位，
4．如權利要求3中所述的半導體裝置，其特征在于所述第1驅動裝置包括電平變換裝置，該裝置接收所述第1內部控制信號和所述電源電位，在所述第1內部控制信號激活時將所述第2內部控制信號的電位定為所述外部電源電位。
5．如權利要求2中所述的半導體裝置，其特征在于在將每個柵電位的單位變化量的源·漏電流的變化量定為電流驅動能力時，所述第3 MOS晶體管的電流驅動能力比所述第2 MOS晶體管的電流驅動能力大，所述第2 MOS晶體管的電流驅動能力比所述第1 MOS晶體管的電流驅動能力大。
6．如權利要求5中所述的半導體裝置，其特征在于通過改變MOS晶體管的(柵極寬度/柵極長度)來確定所述電流驅動能力的大小。
7．如權利要求2中所述的半導體裝置，其特征在于所述第2驅動裝置包括接收所述第1內部控制信號并延遲預定時間的延時裝置(144)。
8．如權利要求1中所述的半導體裝置，其特征在于還包括升壓裝置(58)，接收所述電源電位，進行升壓，發(fā)生內部升壓電位；降壓裝置(56)，接收所述電源電位，進行降壓，發(fā)生內部降壓電位；以及第2驅動裝置(192)，接收所述第1內部控制信號，驅動所述第1 MOS晶體管的柵電位，所述第1內部控制信號的激活電位是所述內部降壓電位，所述第2內部控制信號的激活電位是所述內部升壓電位，所述第2驅動裝置包括接收所述內部降壓電位進一步進行降壓的電壓下降裝置，根據(jù)所述電壓下降裝置發(fā)生的電位，驅動所述第1 MOS晶體管的柵電位。
9．如權利要求8中所述的半導體裝置，其特征在于所述電壓下降裝置包括在其源極接收所述內部降壓電位、連接柵極和漏極的MOS晶體管(186)。
10．如權利要求1中所述的半導體裝置，其特征在于還包括開關裝置(112)，該裝置連接在所述輸出端子與接地節(jié)點之間，根據(jù)第3內部控制信號(LOUT)來驅動所述輸出端子的電位。
全文摘要
并聯(lián)地設置多個半導體裝置的輸出緩沖器的輸出晶體管(102、104、106)。將在輸出晶體管導通時供給各輸出晶體管的柵極的電位設定成各不相同的電位。通過從導通時的柵電位低的晶體管起依次導通,可緩和大電流急劇地流動的情況,可抑制減幅振蕩現(xiàn)象。更為理想的是,按照輸出晶體管導通的順序,增大晶體管的尺寸。
文檔編號G11C11/417GK1224951SQ9811950
公開日1999年8月4日 申請日期1998年9月18日 優(yōu)先權日1998年1月26日
發(fā)明者中村彌生 申請人:三菱電機株式會社