專利名稱：半導(dǎo)體存儲(chǔ)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)電路，其中該電路試圖防止數(shù)據(jù)線的耦合電容導(dǎo)致的讀出性能的降低。
近年來，隨著半導(dǎo)體發(fā)展使設(shè)計(jì)方法的精細(xì)化，從而使半導(dǎo)體芯片上的信號(hào)線對(duì)很容易接收到耦合電容的干擾。
尤其是，具有微小電位變化的信號(hào)線如存儲(chǔ)單元的數(shù)據(jù)讀出線，很容易接收到其本身與具有大電位變化并用于外圍電路中的信號(hào)線之間所產(chǎn)生的耦合電容的干擾，這種干擾會(huì)造成故障，如讀出的延遲或在最壞情況下數(shù)據(jù)的反向。


圖1是一電路圖，其表示現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)電路(下面簡稱為第一現(xiàn)有技術(shù))設(shè)置的實(shí)施例，圖2是圖1所示電路的操作波形圖。在圖1中，標(biāo)號(hào)401表示存儲(chǔ)單元，標(biāo)號(hào)402、403是存儲(chǔ)單元401的互補(bǔ)位線，標(biāo)號(hào)404、405和標(biāo)號(hào)406、407是數(shù)據(jù)讀出線，標(biāo)號(hào)408是數(shù)據(jù)讀出線的預(yù)充電·平衡線，標(biāo)號(hào)409是存儲(chǔ)單元401的字選擇線，和標(biāo)號(hào)410是數(shù)據(jù)選擇線。還有，標(biāo)號(hào)412是數(shù)據(jù)讀出線406與數(shù)據(jù)選擇線410之間所產(chǎn)生的耦合電容，標(biāo)號(hào)413是由數(shù)據(jù)讀出線406本身所保持的寄生電容，和標(biāo)號(hào)414是由數(shù)據(jù)讀出線407本身所保持的寄生電容。
下面，將使用圖2來描述上述半導(dǎo)體存儲(chǔ)單元的工作。首先，假設(shè)位線402、403和數(shù)據(jù)讀出線404、405、406、407初始化為“H”(高)電平，而使預(yù)充電·平衡線408處于“L”(低)電平。還有，假設(shè)提供恒定電流源并啟動(dòng)讀出放大器419的讀出放大器有源信號(hào)421在讀出放大器419操作之前也已經(jīng)被充分啟動(dòng)了。如果在同時(shí)啟動(dòng)字線選擇線409的話，位線402、403會(huì)按照存儲(chǔ)單元401所保持的數(shù)據(jù)而產(chǎn)生“H”電平與“L”電平的電平差。然后，通過PMOS晶體管415、416，其已由于數(shù)據(jù)選擇線410的啟動(dòng)而處于導(dǎo)通狀態(tài)下，位線402、403的電平會(huì)傳遞到數(shù)據(jù)讀出線404、405，進(jìn)一步地，通過雙極晶體管417、418，數(shù)據(jù)讀出線404、405的數(shù)據(jù)會(huì)傳遞給數(shù)據(jù)讀出線406、407。
然而，在數(shù)據(jù)讀出線406中，電位會(huì)升高達(dá)到高于初始狀態(tài)的電位，此時(shí)數(shù)據(jù)選擇線410會(huì)因其與數(shù)據(jù)選擇線410之間耦合電容412的影響而變?yōu)椤癏”電平。因此，即使在數(shù)據(jù)讀出線406接收到“L”數(shù)據(jù)并且數(shù)據(jù)讀出線407接收到“H”數(shù)據(jù)的情況下，讀出線406的電位也會(huì)剛好在數(shù)據(jù)接收以后高于數(shù)據(jù)讀出線407的電位，并且數(shù)據(jù)讀出線406的電位下降到數(shù)據(jù)讀出線406的數(shù)據(jù)在下一步驟中由讀出放大器419而識(shí)別為“L”數(shù)據(jù)的電位下的時(shí)間Δt2是長的，從而會(huì)產(chǎn)生這樣的問題，即延長了執(zhí)行正常輸出的時(shí)間。
因此，在圖3(下面簡稱第二現(xiàn)有技術(shù))中示出了半導(dǎo)體存儲(chǔ)電路設(shè)置的另一實(shí)施例，其可改進(jìn)讀出時(shí)間。圖4是圖3所示電路的操作波形圖。在專利公告(日本專利申請(qǐng)公開號(hào)2-9086)中描述了該第二現(xiàn)有技術(shù)，在該技術(shù)中，作為地電位的屏蔽線622可加入用于耦合的測量。
下面將使用圖4來描述上述半導(dǎo)體存儲(chǔ)電路的工作。類似于上述的現(xiàn)有技術(shù)實(shí)施例1，如果在時(shí)間t0下啟動(dòng)數(shù)據(jù)選擇線610和字選擇線609的話，位線602、603會(huì)按照存儲(chǔ)單元601所保持的數(shù)據(jù)而產(chǎn)生“H”電平和“L”電平的電平差。然后，通過由于數(shù)據(jù)選擇線610的啟動(dòng)而處于導(dǎo)通狀態(tài)下的PMOS晶體管615、616，位線602、603的電平會(huì)傳遞給數(shù)據(jù)讀出線604、605，進(jìn)一步地，數(shù)據(jù)讀出線604、605的數(shù)據(jù)會(huì)通過雙極晶體管617、618而傳遞給數(shù)據(jù)讀出線606、607。
在這里，數(shù)據(jù)讀出線606會(huì)因屏蔽線622的存在而不會(huì)受到數(shù)據(jù)選擇線610耦合電容的影響，即使在數(shù)據(jù)讀出線606所接收的數(shù)據(jù)為“L”數(shù)據(jù)的情況下，數(shù)據(jù)讀出線606的電位下降到數(shù)據(jù)讀出線606的數(shù)據(jù)在下一步驟由讀出放大器619識(shí)別為“L”數(shù)據(jù)的電位的時(shí)間Δt3，要比第一現(xiàn)有技術(shù)中的Δt2短。因此，改善了實(shí)現(xiàn)標(biāo)準(zhǔn)輸出的時(shí)間。
然而，在容易接收耦合影響的數(shù)據(jù)讀出線與數(shù)據(jù)選擇線以相同方法制成并在半導(dǎo)體處理過程中具有平面位置關(guān)系的情況下，有必要在所有數(shù)據(jù)讀出線與數(shù)據(jù)選擇線之間設(shè)置屏蔽線，并且在具有許多信號(hào)線的位置上，其中具有復(fù)雜的結(jié)構(gòu)并可重復(fù)設(shè)置，如在存儲(chǔ)單元部分附近的讀出電路部分，會(huì)增加半導(dǎo)體芯片上的所占區(qū)域，這將不適于細(xì)化。
進(jìn)一步地，在其他電路或信號(hào)線中會(huì)出現(xiàn)性能降低，并且當(dāng)半導(dǎo)體芯片的集成度得到改善時(shí)，會(huì)出現(xiàn)障礙。
另外，在數(shù)據(jù)讀出線和選擇信號(hào)線以不同方法制成并在多層互連過程中具有垂直結(jié)構(gòu)的位置關(guān)系的情況下，需要垂直設(shè)置數(shù)據(jù)讀出線和選擇信號(hào)線，以便其可通過另一處理中的屏蔽線來分離，從而獲得屏蔽效果，而這會(huì)出現(xiàn)使制造步驟增加和結(jié)構(gòu)變復(fù)雜的問題。
本發(fā)明的目的就是提供一種半導(dǎo)體存儲(chǔ)電路，其中將開關(guān)提供給在傳遞存儲(chǔ)單元數(shù)據(jù)的數(shù)據(jù)線中容易受到耦合影響的數(shù)據(jù)線，并且通過用數(shù)據(jù)選擇信號(hào)來控制開關(guān)，以便將電容加到數(shù)據(jù)線上，從而減少數(shù)據(jù)讀出時(shí)間的延遲，并且還可以不使用屏蔽線，而試圖防止信號(hào)線的性能降低、制造步驟的增加、因結(jié)構(gòu)的復(fù)雜而使半導(dǎo)體芯片集成度的降低，等等。
按照本發(fā)明的半導(dǎo)體存儲(chǔ)電路，其包括多個(gè)存儲(chǔ)單元；互補(bǔ)數(shù)據(jù)讀出線，通過該線可讀出所述存儲(chǔ)單元的數(shù)據(jù)；數(shù)據(jù)選擇線，用以選擇所述可讀出數(shù)據(jù)的存儲(chǔ)單元；開關(guān)裝置，其一端連接于所述數(shù)據(jù)讀出線上，并且其可通過所述數(shù)據(jù)選擇線的信號(hào)來控制接通和斷開；和電容，其設(shè)置在所述開關(guān)的另一端與地之間。
在該半導(dǎo)體存儲(chǔ)電路中，可以如此布置，使所述開關(guān)裝置包括第一晶體管和第二晶體管，其分別連接于所述互補(bǔ)數(shù)據(jù)讀出線上，并且所述電容包括第一電容和第二電容，其分別設(shè)置在所述第一和第二晶體管的另一端與地之間。
還有，可以如此布置，使所述開關(guān)裝置包括第一和第二晶體管，其分別連接于所述互補(bǔ)數(shù)據(jù)讀出線上，并且所述電容包括第三電容，其通常設(shè)置在所述第一和第二晶體管的另一端與地之間。
按照本發(fā)明，只通過添加開關(guān)裝置和電容，便可降低因元件的布置方法所產(chǎn)生的耦合而使數(shù)據(jù)讀出線的電位升高，使得可以獲得防止數(shù)據(jù)讀出時(shí)間延遲的效果。
進(jìn)一步地，由于用以控制所述開關(guān)裝置的信號(hào)是外部電路中所使用的數(shù)據(jù)選擇線，因此，不必加入另外的控制信號(hào)，與第二現(xiàn)有技術(shù)中所使用的屏蔽線相比較，只要增加小型元件就足夠了，并且制造步驟也不會(huì)增加，復(fù)雜電路附近的應(yīng)用也是可以的，還可以獲得不限制周圍線路的布置以及防止周圍電路性能降低的效果。
圖1是按照第一現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)電路的電路圖；圖2是圖1所示半導(dǎo)體存儲(chǔ)電路的操作波形圖；圖3是按照第二現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)電路的電路圖；圖4是圖3所示半導(dǎo)體存儲(chǔ)電路的操作波形圖；圖5是按照本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)電路的電路圖；圖6是按照本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)電路的電路圖；和圖7是圖5所示第一實(shí)施例的半導(dǎo)體存儲(chǔ)電路的操作波形圖。
下面將參照附圖來描述本發(fā)明的優(yōu)選實(shí)施例。圖5是表示按照本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)電路的電路圖。在該圖中，標(biāo)號(hào)101表示存儲(chǔ)單元，標(biāo)號(hào)102、103表示存儲(chǔ)單元101的互補(bǔ)位線，標(biāo)號(hào)104、105和106、107表示數(shù)據(jù)讀出線，標(biāo)號(hào)108表示數(shù)據(jù)讀出線的預(yù)充電平衡線，標(biāo)號(hào)109表示存儲(chǔ)單元101的字選擇線，和標(biāo)號(hào)110表示數(shù)據(jù)選擇線。還有，標(biāo)號(hào)112表示在數(shù)據(jù)讀出線106與數(shù)據(jù)選擇線110之間所產(chǎn)生的耦合電容，標(biāo)號(hào)113表示由數(shù)據(jù)讀出線106本身所保持的寄生電容，和標(biāo)號(hào)114表示由數(shù)據(jù)讀出線107本身所保持的寄生電容。然后，通過NMOS晶體管125、126，將電容器126、127由數(shù)據(jù)讀出線106、107加以連接。NMOS晶體管124、125的柵極輸入可通過信號(hào)128來進(jìn)行，該信號(hào)通過數(shù)據(jù)選擇線110由反相器129而反向。
圖7是圖5所示實(shí)施例的操作波形圖。首先，假設(shè)位線102、103和數(shù)據(jù)讀出線104、105、106、107通過使預(yù)充電平衡線處于“L”電平下而均初始化為“H”電平。進(jìn)一步地，在初始狀態(tài)下，數(shù)據(jù)選擇線110無效的(“L”電平)，因此，數(shù)據(jù)選擇線110的反向信號(hào)128處于“H”電平下，并且使NMOS晶體管124、125處于導(dǎo)通狀態(tài)下。因此，會(huì)出現(xiàn)電容器126、127所保持的電容被加入到數(shù)據(jù)讀出線106、107上的狀態(tài)。然后，假設(shè)在讀出放大器119操作以前，可提供恒定電流源并啟動(dòng)讀出放大器119的讀出放大器啟動(dòng)信號(hào)121也已經(jīng)被啟動(dòng)了。
如果在時(shí)間t0時(shí)啟動(dòng)數(shù)據(jù)選擇線110(變?yōu)椤癏”電平)的話，數(shù)據(jù)讀出線106的電位會(huì)通過耦合電容112而升高，因?yàn)閿?shù)據(jù)選擇線110是一個(gè)具有大電位變化的信號(hào)。然而，由于電容器126所保持的電容被加入到數(shù)據(jù)讀出線106上，從而使因耦合電容112使數(shù)據(jù)讀出線106的電位的升高量在與無電容器126的情況相比較而降低。此后，當(dāng)信號(hào)128通過反相器129而變?yōu)閿?shù)據(jù)選擇線110的反向值時(shí)，數(shù)據(jù)選擇線110的反向信號(hào)128會(huì)處于“L”電平下，并且NMOS晶體管124、125會(huì)處于截止?fàn)顟B(tài)下，數(shù)據(jù)讀出線160、107的電容會(huì)通過電容器126、127所保持的電容而降低。
如果字選擇線109在數(shù)據(jù)選擇線110被啟動(dòng)的同時(shí)被啟動(dòng)的話，位線102、103會(huì)根據(jù)存儲(chǔ)單元101所存儲(chǔ)的數(shù)據(jù)而產(chǎn)生“H”電平與“L”電平的電平差。然后，通過由數(shù)據(jù)選擇線110的啟動(dòng)均處于導(dǎo)通狀態(tài)下的PMOS晶體管115、116，可將位線102、103的電平傳遞給數(shù)據(jù)讀出線104、105，進(jìn)一步地，通過雙極晶體管117、118，將數(shù)據(jù)讀出線104、105的數(shù)據(jù)傳遞給數(shù)據(jù)讀出線106、107。
在這里，當(dāng)數(shù)據(jù)讀出線104、105的數(shù)據(jù)傳遞給數(shù)據(jù)讀出線106、107時(shí)，電容器126、127不會(huì)改變參數(shù)以延遲數(shù)據(jù)的傳輸，因?yàn)橛呻娙萜?26、127所保持的電容在數(shù)據(jù)讀出線106、107中被分開。
即使在由數(shù)據(jù)讀出線106所接收到的數(shù)據(jù)為“L”數(shù)據(jù)的情況下，數(shù)據(jù)讀出線106的電位下降到數(shù)據(jù)讀出線106的數(shù)據(jù)通過下一步驟中讀出放大器119而識(shí)別為“L”數(shù)據(jù)的電位的時(shí)間Δt1是短的，因?yàn)閿?shù)據(jù)讀出線106由于其本身與數(shù)據(jù)讀出線110之間耦合電容112的影響而電位升高的量是小的。因此，改善了從字選擇線109和數(shù)據(jù)選擇線110的啟動(dòng)到進(jìn)行正常輸出的時(shí)間。
下面，通過具體將其與第一現(xiàn)有技術(shù)(圖1)進(jìn)行比較來描述本發(fā)明第一實(shí)施例的效果。
在圖1中，假設(shè)寄生電容413的電容值為Ca4，耦合電容412的電容值為Cc4，由數(shù)據(jù)選擇線410改變?chǔ)s4[V]時(shí)耦合電容412的影響所產(chǎn)生的數(shù)據(jù)讀出線406的電位升高量為ΔV4[V]，該ΔV4可由下式1表示ΔV4=(Cc4/Ca4)ΔVs4(1)
在這里，當(dāng)Ca4=0.2[pF]和Cc4=0.002[pF]時(shí)，ΔV4=30[mV]，因?yàn)楫?dāng)數(shù)據(jù)選擇線410的電位由0[V]變?yōu)?[V]時(shí)，Vs4=3[V]。
在圖5中，其表示本發(fā)明的第一實(shí)施例，假設(shè)寄生電容113的電容值為Cal，耦合電容112的電容值為Cc1，通過開關(guān)124而連接的電容器126的電容值為Cb1，由數(shù)據(jù)選擇線110改變?chǔ)s1[V]時(shí)耦合電容112的影響所產(chǎn)生的數(shù)據(jù)讀出線106的電位升高量為ΔV1[V],ΔV1可由下式2表示ΔV1={Cc1/(Ca1+Cb1)}ΔVs1(2)在這里，當(dāng)Ca1=0.2[pF],Cc1=0.002[pF]，和Cb1=1[pF]時(shí)，ΔV1=5[mV]，因?yàn)楫?dāng)數(shù)據(jù)選擇線110的電位由0[V]變?yōu)?[V]時(shí)，ΔVs1=3[V]。
在數(shù)據(jù)讀出線接收“L”數(shù)據(jù)的情況下，執(zhí)行電位的降低直到其變?yōu)椤癓”數(shù)據(jù)，但是，如果每1[mV]而言10[ps]的時(shí)間對(duì)于該電位的降低是必要的話，則在下一步驟中讀出放大器119為識(shí)別“L”數(shù)據(jù)的時(shí)間要比現(xiàn)有技術(shù)實(shí)施例的250[ps]短，因?yàn)樵诒景l(fā)明一實(shí)施例中，數(shù)據(jù)讀出線106的電位升高量與現(xiàn)有技術(shù)實(shí)施例1相比會(huì)降低25[mV]。因此，讀出時(shí)間直到數(shù)據(jù)被輸出時(shí)才會(huì)降低。
在相同情況下，將比較本發(fā)明的第一實(shí)施例與第二現(xiàn)有技術(shù)。在第二現(xiàn)有技術(shù)中，數(shù)據(jù)讀出線606不會(huì)受到耦合電容的影響，使得不會(huì)出現(xiàn)電位的升高。另一方面，在本發(fā)明第一實(shí)施例的數(shù)據(jù)讀出線106中，會(huì)出現(xiàn)電位升高5[mV]，使得在下一步驟由讀出放大器119來識(shí)別“L”數(shù)據(jù)的時(shí)間要長于第二現(xiàn)有技術(shù)50[ps]。
然而，在第二現(xiàn)有技術(shù)中必需安置地電位的屏蔽線，因此，具體地說，在以相同方法布線的情況下，必需布置3根線；數(shù)據(jù)線，數(shù)據(jù)選擇線，和平行設(shè)置的屏蔽線。因此，與本發(fā)明的實(shí)施例相比，需要1根線以上的布線區(qū)域。
假設(shè)布線寬度為W[μm]，布線間隔為S[μm]，以及布線長度為L[μm]，在第二現(xiàn)有技術(shù)中，對(duì)于與讀出放大器619所連接的每一組互補(bǔ)數(shù)據(jù)讀出線來說需要(3W+2S)×L[μm2]的布線面積。
在本發(fā)明的第一實(shí)施例中，不使用屏蔽線，使得(2W+S)×L[μm2]的布線面積就足夠了。在這里，如果布線寬度W和布線間隔S相等的話，在第二現(xiàn)有技術(shù)中的布線區(qū)域?yàn)?W×L[μm2]的面積，而在本發(fā)明實(shí)施例中的布線區(qū)域?yàn)?W×L[μm2]的面積，使得在本發(fā)明實(shí)施例中，電路可以布置在現(xiàn)有技術(shù)實(shí)施例2的3/5的面積上。
通常，半導(dǎo)體存儲(chǔ)電路具有許多讀出放大器，具體地說，在布置9輸入/輸出×32組的情況下，可在288個(gè)讀出放大器的先前步驟中應(yīng)用本發(fā)明，此時(shí)，如果布線寬度W=1[μm]，布線間隔S=1[μm]，以及布線長度L=100[μm]的話，可以減小(W+S)×L×288=57,600[μm2]的半導(dǎo)體芯片面積。
進(jìn)一步地，按照本發(fā)明所述第一實(shí)施例，如圖5所示，每個(gè)電容器126、127可連接于每根數(shù)據(jù)讀出線上，而如圖6所示，可以布置具有與所述第一實(shí)施例相同功能的電路，即使電容器226連接于許多數(shù)據(jù)讀出線上。圖6是表示本發(fā)明第二實(shí)施例的電路圖，其中一個(gè)電容器226連接于兩根數(shù)據(jù)讀出線上。在圖6中，相同的標(biāo)號(hào)表示與圖5相同的部件，在此省略了對(duì)其的詳細(xì)描述。
權(quán)利要求
1．一種半導(dǎo)體存儲(chǔ)電路，其包括多個(gè)存儲(chǔ)單元；互補(bǔ)數(shù)據(jù)讀出線，使所述存儲(chǔ)單元的數(shù)據(jù)通過其而讀出；數(shù)據(jù)選擇線，其可選擇所述存儲(chǔ)單元，以讀出數(shù)據(jù)；開關(guān)裝置，其一端連接于所述數(shù)據(jù)讀出線上，并且其可通過所述數(shù)據(jù)選擇線的信號(hào)來控制通/斷；和電容，其可設(shè)置在所述開關(guān)裝置的另一端與地之間。
2．按照權(quán)利要求1的半導(dǎo)體存儲(chǔ)電路，其中所述開關(guān)裝置包括第一晶體管和第二晶體管，其連接于每根所述互補(bǔ)數(shù)據(jù)讀出線上，并且其中所述電容包括第一電容和第二電容，其分別設(shè)置在每個(gè)所述第一晶體管和所述第二晶體管的另一端與地之間。
3．按照權(quán)利要求1的半導(dǎo)體存儲(chǔ)電路，其中所述開關(guān)裝置包括第一晶體管和第二晶體管，其連接于每個(gè)所述互補(bǔ)數(shù)據(jù)讀出線上，并且其中所述電容包括第三電容，其通常設(shè)置在每個(gè)所述第一和第二晶體管的另一端與地之間。
全文摘要
當(dāng)數(shù)據(jù)讀出線處于非選擇狀態(tài)下時(shí),數(shù)據(jù)選擇線處于“L”電平下,因此,NMOS晶體管導(dǎo)通,并且可將電容器的電容加入到數(shù)據(jù)讀出線上。因此,使數(shù)據(jù)讀出線剛處于“H”電平以后,因耦合電容的影響而使數(shù)據(jù)讀出線的電位的升高較小。此后,存儲(chǔ)單元數(shù)據(jù)可傳遞給數(shù)據(jù)讀出線,而此時(shí),NMOS晶體管處于截止?fàn)顟B(tài)下,降低了數(shù)據(jù)讀出線的電容,使得數(shù)據(jù)讀出速度不會(huì)受到影響。由此,可以降低因耦合電容引起的信號(hào)干擾。
文檔編號(hào)G11C7/00GK1215895SQ9812354
公開日1999年5月5日 申請(qǐng)日期1998年10月27日 優(yōu)先權(quán)日1997年10月27日
發(fā)明者北野知宏 申請(qǐng)人:日本電氣株式會(huì)社