專利名稱：帶有小規(guī)模電路冗余解碼器的半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件，特別是包括正規(guī)存儲(chǔ)單元陣列和冗余存儲(chǔ)單元陣列的半導(dǎo)體存儲(chǔ)器件，正規(guī)存儲(chǔ)單元陣列由多個(gè)正規(guī)存儲(chǔ)單元組成，冗余存儲(chǔ)單元陣列由多個(gè)冗余存儲(chǔ)單元組成，用于替換其中出現(xiàn)缺陷的缺陷正規(guī)存儲(chǔ)單元。
正如本領(lǐng)域中所熟知的，所述類型的半導(dǎo)體存儲(chǔ)器件不僅包括正規(guī)存儲(chǔ)單元陣列，而且包括作為備用存儲(chǔ)單元陣列的冗余存儲(chǔ)單元陣列，以改善生產(chǎn)合格率。
正規(guī)存儲(chǔ)單元陣列包括多個(gè)以M行和N列的矩陣形式排列的正規(guī)存儲(chǔ)單元，其中M和N表示各自不小于2的第一和第二正整數(shù)。就是說，正規(guī)存儲(chǔ)單元陣列由第一至第M行組成，每行包括沿列方向排列的N個(gè)正規(guī)存儲(chǔ)單元。換句話說，正規(guī)存儲(chǔ)單元陣列由第一至第N列組成，每列包括沿行方向排列的M個(gè)正規(guī)存儲(chǔ)單元。
同樣，冗余存儲(chǔ)單元陣列包括多個(gè)以P行和N列的矩陣形式排列的冗余存儲(chǔ)單元，其中P表示不小于2的第三正整數(shù)。就是說，冗余存儲(chǔ)單元陣列由第一至第P行組成，每行包括沿列方向排列的N個(gè)冗余存儲(chǔ)單元。換句話說，冗余存儲(chǔ)單元陣列由第一至第N列組成，每列包括沿行方向排列的P個(gè)冗余存儲(chǔ)單元。冗余存儲(chǔ)單元陣列可以包括多個(gè)以M行和P列的矩陣形式排列的冗余存儲(chǔ)單元。
在半導(dǎo)體存儲(chǔ)器件裝運(yùn)之前，至少用冗余存儲(chǔ)單元陣列的第一至第P行之一替換通過測(cè)試被診斷為缺陷部分或行的正規(guī)存儲(chǔ)單元陣列的第一至第M行之一，并使整個(gè)半導(dǎo)體存儲(chǔ)器件為合格產(chǎn)品。正規(guī)存儲(chǔ)單元陣列的缺陷部分和行包括至少一個(gè)缺陷正規(guī)存儲(chǔ)單元。另一方面，除缺陷行之外的剩余行被稱為合格行，每個(gè)合格行包括無缺陷正規(guī)存儲(chǔ)單元。
通過調(diào)整冗余解碼器中的熔絲在冗余解碼器中將正規(guī)存儲(chǔ)單元陣列缺陷行的地址設(shè)定給冗余存儲(chǔ)單元的合格行來執(zhí)行用冗余存儲(chǔ)單元陣列的合格行替換正規(guī)存儲(chǔ)單元陣列的缺陷行。當(dāng)向冗余解碼器提供預(yù)定地址信號(hào)時(shí)，冗余解碼器使冗余存儲(chǔ)單元陣列的合格行進(jìn)入工作狀態(tài)。
說明用冗余存儲(chǔ)單元陣列的合格行替換正規(guī)存儲(chǔ)單元陣列缺陷行的已知替換方法。對(duì)正規(guī)存儲(chǔ)單元陣列中的缺陷進(jìn)行測(cè)試。當(dāng)未在正規(guī)存儲(chǔ)單元陣列中檢測(cè)到任何缺陷時(shí)，則判斷該半導(dǎo)體存儲(chǔ)器件是一個(gè)合格產(chǎn)品。假設(shè)在一行正規(guī)存儲(chǔ)單元陣列中的正規(guī)存儲(chǔ)單元中被檢測(cè)到任何缺陷的行作為缺陷行。這種情況下，將冗余解碼器中的熔絲調(diào)整給冗余存儲(chǔ)單元陣列的特定行，以便用冗余存儲(chǔ)單元陣列的特定行替換正規(guī)存儲(chǔ)單元陣列的缺陷行。用冗余存儲(chǔ)單元陣列的特定行替換正規(guī)存儲(chǔ)單元陣列的缺陷行之后，對(duì)冗余存儲(chǔ)單元陣列特定行中的缺陷進(jìn)行測(cè)試。如果在冗余存儲(chǔ)單元陣列的特定行中檢測(cè)到任何缺陷，則做出該半導(dǎo)體存儲(chǔ)器件是缺陷產(chǎn)品的判斷。如果在冗余存儲(chǔ)單元陣列特定行中未檢測(cè)到缺陷，則做出該半導(dǎo)體存儲(chǔ)器件是合格產(chǎn)品的判斷。
由于一旦進(jìn)行熔絲調(diào)整，已知的半導(dǎo)體存儲(chǔ)器件不能返回以前的狀態(tài)，因此在替換前不能對(duì)冗余存儲(chǔ)單元陣列的特定行進(jìn)行測(cè)試。盡管如此，在冗余存儲(chǔ)單元陣列的行很少，即第三正整數(shù)P很小的情況下，替換之后在冗余存儲(chǔ)單元陣列的特定行中幾乎不出現(xiàn)缺陷。然而，隨著近年來越來越多的改進(jìn)使半導(dǎo)體存儲(chǔ)器件具有更大的存儲(chǔ)容量，冗余存儲(chǔ)單元陣列的行增加，即第三正整數(shù)P較大。結(jié)果是，出現(xiàn)了冗余存儲(chǔ)單元陣列的替換行有缺陷的情況。這種情況下，雖然冗余存儲(chǔ)單元陣列的其它合格行繼續(xù)存在，但半導(dǎo)體存儲(chǔ)器件變成有缺陷產(chǎn)品。例如，當(dāng)在替換后診斷冗余存儲(chǔ)單元陣列的替換行有缺陷時(shí)，則判斷整個(gè)半導(dǎo)體存儲(chǔ)器件是有缺陷產(chǎn)品。
在Tokkai的日本待審專利公開No.平7-226,100，即JP-A7-226,100中揭示了一種解決該問題的方法。根據(jù)JP-A7-226,100的半導(dǎo)體存儲(chǔ)器件，當(dāng)向冗余解碼器提供一個(gè)測(cè)試模式信號(hào)時(shí)，冗余解碼器產(chǎn)生一個(gè)解碼禁止信號(hào)，用于關(guān)斷正規(guī)存儲(chǔ)單元陣列的正規(guī)解碼器。另一方面，通過預(yù)先將外部地址信號(hào)與冗余存儲(chǔ)單元陣列的地址按1∶1對(duì)應(yīng)并規(guī)定一種測(cè)試模式時(shí)的外部地址信號(hào)，冗余解碼器向冗余存儲(chǔ)單元陣列提供冗余解碼信號(hào)以啟動(dòng)該冗余存儲(chǔ)單元陣列。因此，對(duì)冗余存儲(chǔ)單元進(jìn)行存取，從而可在用冗余存儲(chǔ)單元替換缺陷存儲(chǔ)單元的操作之前對(duì)冗余存儲(chǔ)單元進(jìn)行測(cè)試。
在后面結(jié)合附圖4至6描述的方式中，根據(jù)JP-A7-226,100的常規(guī)半導(dǎo)體存儲(chǔ)器件的缺點(diǎn)在于在應(yīng)用由包括許多行或許多冗余存儲(chǔ)單元的冗余存儲(chǔ)單元陣列構(gòu)成的半導(dǎo)體存儲(chǔ)器件的情況下其電路規(guī)模較大。這是由于常規(guī)半導(dǎo)體存儲(chǔ)器件必須包括設(shè)置有用于選擇許多冗余解碼電路之一的地址解碼電路的冗余解碼器。
因此，本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體存儲(chǔ)器件，雖然該半導(dǎo)體存儲(chǔ)器件由包括許多冗余存儲(chǔ)單元的冗余存儲(chǔ)單元陣列構(gòu)成，其電路規(guī)模較小。
本發(fā)明的另一個(gè)目的是提供一種所述類型的半導(dǎo)體存儲(chǔ)器件，該半導(dǎo)體存儲(chǔ)器件可在替換前對(duì)冗余存儲(chǔ)單元陣列進(jìn)行測(cè)試。
隨著描述的進(jìn)行將使本發(fā)明的其它目的變得明確。
根據(jù)本發(fā)明的一個(gè)方面，一個(gè)半導(dǎo)體存儲(chǔ)器件包括由多個(gè)以第一至第M行和第一至第N列的矩陣形式排列的正規(guī)存儲(chǔ)單元組成的正規(guī)存儲(chǔ)單元陣列，其中M和N表示各自不小于2的第一和第二正整數(shù)。連接到正規(guī)存儲(chǔ)單元陣列并被提供解碼禁止信號(hào)、地址信號(hào)、和具有與地址信號(hào)相反邏輯值的互補(bǔ)地址信號(hào)的正規(guī)解碼器，當(dāng)解碼禁止信號(hào)表示無效時(shí)，該正規(guī)解碼器把地址信號(hào)和互補(bǔ)地址信號(hào)解碼成用于啟動(dòng)正規(guī)存儲(chǔ)單元之一的信號(hào)。由多個(gè)以第一至第P行和第一至第N列的矩陣形式排列的冗余存儲(chǔ)單元組成的冗余存儲(chǔ)單元陣列，其中P表示不小于2的第三正整數(shù)。冗余存儲(chǔ)單元陣列第一至第P行的每一行通過替換被診斷為有缺陷行的正規(guī)存儲(chǔ)單元陣列第一至第M行中有缺陷行來執(zhí)行替換操作。連接到冗余存儲(chǔ)單元陣列和正規(guī)解碼器并被提供測(cè)試模式信號(hào)的一個(gè)冗余解碼器，冗余解碼器包括分別連接到冗余存儲(chǔ)單元陣列的第一至第P行的第一至第P個(gè)冗余解碼電路。第一至第P個(gè)冗余解碼電路中的每一個(gè)電路被提供地址信號(hào)中的行地址、互補(bǔ)地址信號(hào)中的互補(bǔ)行地址、和測(cè)試模式信號(hào)。第P個(gè)冗余解碼電路設(shè)置有與正規(guī)存儲(chǔ)單元陣列缺陷行的地址相同的第P個(gè)冗余行地址，其中P表示1至P中的每一個(gè)。當(dāng)?shù)趐個(gè)冗余解碼電路被提供表示第p個(gè)冗余行地址的行地址和互補(bǔ)行地址時(shí)，第P個(gè)冗余解碼電路向冗余存儲(chǔ)單元陣列的第p行提供用于啟動(dòng)冗余存儲(chǔ)單元陣列第p行的第p個(gè)冗余解碼信號(hào)。第一至第P個(gè)冗余解碼電路被以不同順序提供地址信號(hào)的行地址和互補(bǔ)地址信號(hào)的互補(bǔ)行地址，以便以相反順序提供至少一對(duì)行地址中的位和互補(bǔ)行地址中的對(duì)應(yīng)位。冗余解碼器還包括連接在第一至第P個(gè)冗余解碼電路和正規(guī)解碼器之間的解碼禁止信號(hào)產(chǎn)生裝置，用于在第一至第P個(gè)冗余解碼信號(hào)中的任何一個(gè)表示有效時(shí)產(chǎn)生表示有效的解碼禁止信號(hào)。
根據(jù)本發(fā)明的另一個(gè)方面，一種半導(dǎo)體存儲(chǔ)器件包括由多個(gè)以第一至第M行和第一至第N列的矩陣形式排列的正規(guī)存儲(chǔ)單元組成的正規(guī)存儲(chǔ)單元陣列，其中M和N表示各自不小于2的第一和第二正整數(shù)。連接到正規(guī)存儲(chǔ)單元陣列并被提供解碼禁止信號(hào)、地址信號(hào)、和具有與地址信號(hào)相反邏輯值的互補(bǔ)地址信號(hào)的正規(guī)解碼器，當(dāng)解碼禁止信號(hào)表示無效時(shí)，該正規(guī)解碼器把地址信號(hào)和互補(bǔ)地址信號(hào)解碼成用于啟動(dòng)正規(guī)存儲(chǔ)單元之一的信號(hào)。由多個(gè)以第一至第M行和第一至第P列的矩陣形式排列的冗余存儲(chǔ)單元組成的冗余存儲(chǔ)單元陣列，其中P表示不小于2的第三正整數(shù)。所述冗余存儲(chǔ)單元陣列第一至第P列的每一列通過替換被診斷為有缺陷列的正規(guī)存儲(chǔ)單元陣列第一至第P列中有缺陷列來執(zhí)行列替換操作。連接到冗余存儲(chǔ)單元陣列和正規(guī)解碼器并被提供測(cè)試模式信號(hào)的一個(gè)冗余解碼器，冗余解碼器包括分別連接到冗余存儲(chǔ)單元陣列的第一至第P列的第一至第P個(gè)冗余解碼電路。第一至第P個(gè)冗余解碼電路中的每一個(gè)電路被提供地址信號(hào)中的列地址、互補(bǔ)地址信號(hào)中的互補(bǔ)列地址、和測(cè)試模式信號(hào)。第P個(gè)冗余解碼電路設(shè)置有與正規(guī)存儲(chǔ)單元陣列缺陷列的地址相同的第P個(gè)冗余列地址，其中P表示1至P中的每一個(gè)。當(dāng)?shù)趐個(gè)冗余解碼電路被提供表示第p個(gè)冗余列地址的列地址和互補(bǔ)列地址時(shí)，第P個(gè)冗余解碼電路向冗余存儲(chǔ)單元陣列的第p列提供用于啟動(dòng)冗余存儲(chǔ)單元陣列第p列的第p個(gè)冗余解碼信號(hào)。第一至第P個(gè)冗余解碼電路被以不同順序提供地址信號(hào)的列地址和互補(bǔ)地址信號(hào)的互補(bǔ)列地址，以便以相反順序提供至少一對(duì)列地址中的位和互補(bǔ)列地址中的對(duì)應(yīng)位。冗余解碼器進(jìn)一步包括連接在第一至第P個(gè)冗余解碼電路和正規(guī)解碼器之間的解碼禁止信號(hào)產(chǎn)生裝置，用于在第一至第P個(gè)冗余解碼信號(hào)中的任何一個(gè)表示有效時(shí)產(chǎn)生表示有效的解碼禁止信號(hào)。
根據(jù)本發(fā)明的再一個(gè)方面，一種半導(dǎo)體存儲(chǔ)器件包括由多個(gè)正規(guī)存儲(chǔ)單元組成的正規(guī)存儲(chǔ)單元陣列。連接到正規(guī)存儲(chǔ)單元陣列并被提供解碼禁止信號(hào)、地址信號(hào)、和具有與地址信號(hào)相反邏輯值的互補(bǔ)地址信號(hào)的正規(guī)解碼器，當(dāng)解碼禁止信號(hào)表示無效時(shí)，該正規(guī)解碼器把地址信號(hào)和互補(bǔ)地址信號(hào)解碼成用于啟動(dòng)正常存儲(chǔ)單元之一的信號(hào)。一個(gè)冗余存儲(chǔ)單元陣列包括多個(gè)冗余存儲(chǔ)單元。冗余存儲(chǔ)單元陣列中的每個(gè)冗余存儲(chǔ)單元通過替換被診斷為有缺陷存儲(chǔ)單元的正規(guī)存儲(chǔ)單元陣列中有缺陷的正規(guī)存儲(chǔ)單元來執(zhí)替換操作。連接到冗余存儲(chǔ)單元陣列和正規(guī)解碼器并被提供測(cè)試模式信號(hào)的一個(gè)冗余解碼器，冗余解碼器包括連接到所述冗余存儲(chǔ)單元陣列的相應(yīng)冗余存儲(chǔ)單元的多個(gè)冗余解碼電路。每個(gè)冗余解碼電路被提供地址信號(hào)、互補(bǔ)地址信號(hào)、和測(cè)試模式信號(hào)。每個(gè)冗余解碼電路設(shè)置有與正規(guī)存儲(chǔ)單元陣列缺陷存儲(chǔ)單元的地址相同的冗余地址。當(dāng)冗余解碼電路被提供表示所述冗余解碼電路的冗余地址的地址信號(hào)和互補(bǔ)地址信號(hào)時(shí)，每個(gè)冗余解碼電路向冗余存儲(chǔ)單元陣列的對(duì)應(yīng)冗余存儲(chǔ)單元提供用于啟動(dòng)冗余存儲(chǔ)單元陣列的對(duì)應(yīng)冗余存儲(chǔ)單元的冗余解碼信號(hào)。冗余解碼電路被以不同順序提供地址信號(hào)和互補(bǔ)地址信號(hào)，以便以相反順序提供至少一對(duì)地址信號(hào)中的位和互補(bǔ)地址信號(hào)中的對(duì)應(yīng)位。冗余解碼器還包括連接在第一至第P個(gè)冗余解碼電路和正規(guī)解碼器之間的解碼禁止信號(hào)產(chǎn)生裝置，用于在任何一個(gè)冗余解碼信號(hào)表示有效時(shí)產(chǎn)生表示有效的解碼禁止信號(hào)。


圖1是己知半導(dǎo)體存儲(chǔ)器件的方框圖；圖2是圖1所示已知半導(dǎo)體存儲(chǔ)器件中使用的已知冗余解碼器的電路圖；圖3是說明在圖1所示的已知半導(dǎo)體存儲(chǔ)器件中用冗余存儲(chǔ)單元陣列的特定行替換正規(guī)存儲(chǔ)單元陣列有缺陷行的已知替換方法的流程圖；圖4是常規(guī)半導(dǎo)體存儲(chǔ)器件的方框圖；圖5是圖4所示常規(guī)半導(dǎo)體存儲(chǔ)器件中使用的常規(guī)冗余解碼器的電路圖；圖6是說明在圖4所示的常規(guī)半導(dǎo)體存儲(chǔ)器件中用冗余存儲(chǔ)單元陣列的特定部分或行替換正規(guī)存儲(chǔ)單元陣列有缺陷部分或行的常規(guī)替換方法的流程圖；圖7是根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的方框圖；圖8是圖7所示半導(dǎo)體存儲(chǔ)器件中使用的冗余解碼器的電路圖；圖9是圖8所示冗余解碼器中使用的冗余解碼電路的電路圖；圖10是圖8所示冗余解碼器中使用的另一種冗余解碼電路的電路圖；圖11是根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的方框圖；圖12是圖11所示半導(dǎo)體存儲(chǔ)器件中使用的冗余解碼器的電路圖；圖13是圖12所示冗余解碼器中使用的冗余解碼電路的電路圖；和圖14是圖12所示冗余解碼器中使用的另一種冗余解碼電路的電路圖。
參考圖1至3，首先描述已知的半導(dǎo)體存儲(chǔ)器件以便更容易理解本發(fā)明。圖1是已知半導(dǎo)體存儲(chǔ)器件的方框圖，圖2是圖1所示已知半導(dǎo)體存儲(chǔ)器件中使用的已知冗余解碼器的電路圖，圖3是說明在圖1所示的已知半導(dǎo)體存儲(chǔ)器件中用冗余存儲(chǔ)單元陣列的特定部分或行替換正規(guī)存儲(chǔ)單元陣列有缺陷部分或行的已知替換方法的流程圖；如圖1所示，已知半導(dǎo)體存儲(chǔ)器件包括一個(gè)正規(guī)存儲(chǔ)單元陣列11，一個(gè)正規(guī)解碼器12，一個(gè)控制電路13，一個(gè)冗余存儲(chǔ)單元陣列14，和一個(gè)冗余解碼器15。
正規(guī)存儲(chǔ)單元陣列11包括多個(gè)以M行和N列的矩陣形式排列的正規(guī)存儲(chǔ)單元11(m,n)，其中M和N表示各自不小于2的第一和第二正整數(shù)，m表示1至M的每一個(gè)，n表示1至N的每一個(gè)。就是說，正規(guī)存儲(chǔ)單元陣列11由第一至第M行組成，每行包括沿列方向排列的N個(gè)正規(guī)存儲(chǔ)單元。換句話說，正規(guī)存儲(chǔ)單元陣列11由第一至第N列組成，每列包括沿行方向排列的M個(gè)正規(guī)存儲(chǔ)單元。
具體地說，正規(guī)存儲(chǔ)單元陣列11包括第一至第M字線，每條字線沿列方向延伸，和第一至第N位線，每條位線沿列方向延伸。第m行和第n列正規(guī)存儲(chǔ)單元11(m,n)連接到第m條字線11W-m和第n條位線11B-n，如圖1所示。正規(guī)存儲(chǔ)單元陣列11連接到數(shù)據(jù)信號(hào)線102。
正規(guī)解碼器12連接到正規(guī)存儲(chǔ)單元陣列11。經(jīng)地址信號(hào)線101向正規(guī)解碼器12提供地址信號(hào)和具有與地址信號(hào)相反邏輯值的互補(bǔ)地址信號(hào)。當(dāng)解碼禁止信號(hào)106表示無效時(shí)，正規(guī)解碼器12把地址信號(hào)和互補(bǔ)地址信號(hào)解碼成提供給正規(guī)存儲(chǔ)單元陣列11的正規(guī)解碼信號(hào)。
正如本領(lǐng)域所熟知的，地址信號(hào)表示成或被分成行地址和列地址。另外，互補(bǔ)地址信號(hào)表示成或被分成互補(bǔ)行地址和互補(bǔ)列地址。正規(guī)解碼器12包括一個(gè)行解碼器12R和一個(gè)列解碼器12C。向行解碼器12R提供行地址和互補(bǔ)行地址。行解碼器12R將行地址和互補(bǔ)行地址解碼成行解碼信號(hào)104R。同樣，向列解碼器12C提供列地址和互補(bǔ)列地址。列解碼器12C將列地址和互補(bǔ)列地址解碼成行解碼信號(hào)104C。行解碼信號(hào)104R提供給正規(guī)存儲(chǔ)單元陣列11的第一至第M字線，以啟動(dòng)第一至第M字線之一。同樣，列解碼信號(hào)104C提供給正規(guī)存儲(chǔ)單元陣列11的第一至第N條位線，以啟動(dòng)第一至第N條位線之一。
同樣，冗余存儲(chǔ)單元陣列14包括多個(gè)以P行和N列的矩陣形式排列的冗余存儲(chǔ)單元14(p,n)，其中P表示不小于2的第三正整數(shù)，p表示1至P的每一個(gè)。就是說，冗余存儲(chǔ)單元陣列14由第一至第P行組成，每行包括沿列方向排列的N個(gè)冗余存儲(chǔ)單元。換句話說，冗余存儲(chǔ)單元陣列14由第一至第N列組成，每列包括沿行方向排列的P個(gè)冗余存儲(chǔ)單元。
具體地說，冗余存儲(chǔ)單元陣列14包括第一至第P字線，每條字線沿列方向延伸，和第一至第N位線，每條位線沿行方向延伸。第p行和第n列冗余存儲(chǔ)單元14(p,n)連接到第p條字線14W-p和第n條bl14B-n，如圖1所示。冗余存儲(chǔ)單元陣列14中的第n條位線14B-n連接到正規(guī)存儲(chǔ)單元陣列11中第n條位線11B-n，如圖1所示。冗余存儲(chǔ)單元陣列14還連接到數(shù)據(jù)信號(hào)線102。
在半導(dǎo)體存儲(chǔ)器件裝運(yùn)之前，至少用冗余存儲(chǔ)單元陣列14的第一至第P行之一替換通過測(cè)試被診斷為有缺陷部分或行的正規(guī)存儲(chǔ)單元陣列11第一至第M行中的一行，并使整個(gè)半導(dǎo)體存儲(chǔ)器件為合格產(chǎn)品。正規(guī)存儲(chǔ)單元陣列11的有缺陷部分和行包括至少一個(gè)有缺陷的正規(guī)存儲(chǔ)單元。另一方面，除缺陷行之外的剩余行被稱為合格行，每個(gè)合格行包括無缺陷正規(guī)存儲(chǔ)單元。
冗余解碼器15連接到冗余存儲(chǔ)單元陣列14。經(jīng)地址信號(hào)線101向冗余解碼器15提供地址信號(hào)和互補(bǔ)地址信號(hào)。在后面變明確的方式中，冗余解碼器15將地址信號(hào)的行地址和互補(bǔ)地址信號(hào)的互補(bǔ)行地址解碼成冗余解碼信號(hào)105和表示有效的解碼禁止信號(hào)106。冗余解碼信號(hào)105提供給冗余存儲(chǔ)單元陣列14的第一至第P字線以啟動(dòng)第一至第P字線之一。因此，在所說明實(shí)例中的冗余解碼器15被稱為備用行解碼器。
在后面變明確的方式中，通過調(diào)整冗余解碼器15中的熔絲，在冗余解碼器15中將正規(guī)存儲(chǔ)單元陣列11缺陷行的地址設(shè)定給冗余存儲(chǔ)單元陣列14的合格行來執(zhí)行用冗余存儲(chǔ)單元陣列14的合格行替換正規(guī)存儲(chǔ)單元陣列11的缺陷行。當(dāng)向冗余解碼器15提供預(yù)定地址信號(hào)時(shí)，冗余解碼器15使冗余存儲(chǔ)單元陣列14的合格行進(jìn)入工作狀態(tài)。
在后面變明確的方式中，控制電路13產(chǎn)生提供給冗余解碼器15的第一和第二控制信號(hào)103a和103b。
如圖2所示，冗余解碼器15包括分別連接到冗余存儲(chǔ)單元陣列14的第一至第P行的第一至第P冗余解碼電路15-1至15-P。在所說明的實(shí)例中，第三正整數(shù)P等于2。因此，冗余解碼器15包括第一和第二冗余解碼電路15-1和15-2。由于第二冗余解碼電路15-2在結(jié)構(gòu)上與第一冗余解碼電路15-1相同，圖中省略第二冗余解碼電路15-2的結(jié)構(gòu)。
假設(shè)地址信號(hào)的行地址的長(zhǎng)度為8位并且由第一至第八位X1T、X2T、…、和X8T組成。同樣，互補(bǔ)地址信號(hào)的互補(bǔ)行地址的長(zhǎng)度為8位并且由第一至第八互補(bǔ)位X1N、X2N、…、和X8N組成。通常，行地址和互補(bǔ)行地址每一個(gè)的長(zhǎng)度為Q位，其中Q表示不小于2的第四正整數(shù)。
第一冗余解碼電路15-1包括第一至第十六N溝道MOSFET201、202、203、204、…、2015、和2016，一個(gè)p溝道MOSFET21，第一至第十六熔絲221、222、223、224、…、2215、和2216，和一個(gè)“與”門206。
正如本領(lǐng)域中熟知的，每個(gè)MOSFET具有分別被稱為漏極和源極的主和輔助極，和被稱為柵極的控制極。
P溝道MOSFET21有一個(gè)被提供高電平電位的源極，一個(gè)連接到公共節(jié)點(diǎn)201的漏極，和一個(gè)從控制電路13向其提供第一控制信號(hào)103a的柵極(圖1)。第一至第十六熔絲221至2216中的每一個(gè)熔絲的一端連接到公共節(jié)點(diǎn)201。第一至第十六熔絲221至2216的另一端連接到第一至第十六N溝道MOSFET201至2016的漏極。
第一至第十六N溝道MOSFET201至2016中的每一個(gè)有被提供接地或低電平電位的源極，第一、第三、…、和第十五N溝道MOSFET201、203、…、和2015分別具有被提供地址信號(hào)的行地址中的第一、第二、…、第八位X1T、X2T、…、和X8T的柵極。第二、第四、…、和第十六N溝道MOSFET202、204、…、和2016分別具有被提供互補(bǔ)地址信號(hào)的互補(bǔ)行地址中的第一、第二、…、第八互補(bǔ)位X1N、X2N、…、和X8N的柵極。
公共節(jié)點(diǎn)201連接到“與”門206的一個(gè)輸入端。從控制電路13向“與”門206的另一個(gè)輸入端提供第二控制信號(hào)103b(圖1)。第一“與”門206產(chǎn)生提供給冗余存儲(chǔ)單元陣列14第一行的第一冗余解碼信號(hào)105-1(圖1)。
同樣，向第二冗余解碼電路15-2提供地址信號(hào)的行地址(X1T、X2T、…、X8T)，互補(bǔ)地址信號(hào)的互補(bǔ)行地址(X1N、X2N、…、X8N)，第一和第二控制信號(hào)103a和103b。第二冗余解碼電路15-2產(chǎn)生提供給冗余存儲(chǔ)單元陣列14第二行的第二冗余解碼信號(hào)105-2(圖1)。
冗余解碼器15還包括一個(gè)被提供第一和第二冗余解碼信號(hào)105-1和105-2的“或”門203?！盎颉遍T203對(duì)第一和第二冗余解碼信號(hào)105-1和105-2進(jìn)行“或”運(yùn)算，以產(chǎn)生一個(gè)“或”運(yùn)算信號(hào)作為解碼禁止信號(hào)106。就是說，當(dāng)?shù)谝缓偷诙哂嘟獯a信號(hào)105-1和105-2中的任何一個(gè)表示有效時(shí)，“或”門203作為用于產(chǎn)生表示有效的解碼禁止信號(hào)的解碼禁止信號(hào)產(chǎn)生裝置。
參考圖3，說明用冗余存儲(chǔ)單元陣列14的合格行替換正規(guī)存儲(chǔ)單元陣列11的缺陷行的已知替換方法。首先，在步驟601對(duì)正規(guī)存儲(chǔ)單元陣列11的正規(guī)存儲(chǔ)單元11(m,n)中的缺陷進(jìn)行測(cè)試。當(dāng)在正規(guī)存儲(chǔ)單元陣列11的正規(guī)存儲(chǔ)單元11(m,n)中未檢測(cè)到任何缺陷時(shí)，在步驟601之后的步驟604做出該半導(dǎo)體存儲(chǔ)器件是合格產(chǎn)品的判斷。
假設(shè)在作為有缺陷行的一行正規(guī)存儲(chǔ)單元陣列11中的正規(guī)存儲(chǔ)單元中檢測(cè)到任何缺陷。這種情況下，步驟601進(jìn)展到步驟602，將冗余解碼器15中的熔絲調(diào)整給冗余存儲(chǔ)單元陣列14的特定行，以便用冗余存儲(chǔ)單元陣列14的特定行替換正規(guī)存儲(chǔ)單元陣列11的缺陷行。用冗余存儲(chǔ)單元陣列14的特定行替換正規(guī)存儲(chǔ)單元陣列11的缺陷行之后，步驟603接著步驟602，對(duì)冗余存儲(chǔ)單元陣列14特定行中的冗余存儲(chǔ)單元14(p,n)中的缺陷進(jìn)行測(cè)試。如果在冗余存儲(chǔ)單元陣列14特定行中的冗余存儲(chǔ)單元14(p,n)中檢測(cè)到任何缺陷，在步驟603之后的步驟605做出該半導(dǎo)體存儲(chǔ)器件是有缺陷產(chǎn)品的判斷。如果在冗余存儲(chǔ)單元陣列14特定行中的冗余存儲(chǔ)單元14(p,n)中未檢測(cè)到任何缺陷，步驟603進(jìn)展到步驟604，做出該半導(dǎo)體存儲(chǔ)器件是合格產(chǎn)品的判斷。
一旦進(jìn)行熔絲調(diào)整，由于已知半導(dǎo)體存儲(chǔ)器件不返回到前一種狀態(tài)，在替換前不可能在冗余存儲(chǔ)單元陣列14特定行中的冗余存儲(chǔ)單元14(p,n)中進(jìn)行測(cè)試。盡管如此，在冗余存儲(chǔ)單元陣列14的行數(shù)很少，即第三正整數(shù)P小的情況下，替換之后冗余從容單元陣列14特定行中的冗余存儲(chǔ)單元14(p,n)中幾乎不出現(xiàn)缺陷。然而，隨著近年來越來越多的改進(jìn)使半導(dǎo)體存儲(chǔ)器件具有更大的存儲(chǔ)容量，冗余存儲(chǔ)單元陣列14的行增加，即第三正整數(shù)P較大。結(jié)果是，出現(xiàn)了冗余存儲(chǔ)單元陣列的替換行有缺陷的情況。這種情況下，雖然繼續(xù)保留冗余存儲(chǔ)單元陣列的其它合格行，半導(dǎo)體存儲(chǔ)器件變成有缺陷產(chǎn)品。例如，在圖3的流程中，在步驟603，當(dāng)其在替換后診斷冗余存儲(chǔ)單元陣列14的替換行有缺陷時(shí)，則判斷整個(gè)半導(dǎo)體存儲(chǔ)器件是有缺陷產(chǎn)品(步驟605)。
在上述Tokkai的日本待審專利公開No.平7-226,100，即JP-A7-226,100中揭示了一種解決該問題的方法。
參考圖4至6，描述JP-A7-226,100中公開的常規(guī)半導(dǎo)體存儲(chǔ)器件，以便于理解本發(fā)明。圖4是常規(guī)半導(dǎo)體存儲(chǔ)器件的方框圖，圖5是在圖4所示的常規(guī)半導(dǎo)體存儲(chǔ)器件中使用的常規(guī)冗余解碼器的電路圖，圖6是說明在圖4所示的常規(guī)半導(dǎo)體存儲(chǔ)器件中用冗余存儲(chǔ)單元陣列的特定部分或行替換正規(guī)存儲(chǔ)單元陣列有缺陷部分或行的常規(guī)替換方法的流程圖。
如圖4所示，正如后面變明確的，除改進(jìn)圖1所示的冗余解碼器外，常規(guī)半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)和操作與圖1所示的已知半導(dǎo)體存儲(chǔ)器件的相同。因此該冗余解碼器描繪為15A。
向冗余解碼器15A提供測(cè)試模式信號(hào)110以及地址信號(hào)和互補(bǔ)地址信號(hào)。
如圖5所示，正如后面變明確的，除改進(jìn)圖2所示的第一和第二冗余解碼電路外，常規(guī)冗余解碼器15A的結(jié)構(gòu)和操作與圖2所示的已知冗余解碼器15的相同。因此第一和第二冗余解碼電路分別描繪為15A-1和15-2。
由于第二冗余解碼電路15A-2的結(jié)構(gòu)與第一冗余解碼電路15A-1的相同，附圖中省略了第二冗余解碼電路15A-2的結(jié)構(gòu)。
除第一冗余解碼電路15A-1包括一個(gè)三輸入端“與非”門202和兩個(gè)二輸入端“與非”門204和205代替“與”門206外，第一冗余解碼電路15A-1的結(jié)構(gòu)和操作與第一冗余解碼電路15-1的相同。
向“與非”門202提供測(cè)試模式信號(hào)110、第二控制信號(hào)103b、和第一地址信號(hào)101d?！芭c非”門202對(duì)測(cè)試信號(hào)110、第二控制信號(hào)103d、和第一地址信號(hào)101進(jìn)行“與非”運(yùn)算，以產(chǎn)生第一“與非”運(yùn)算信號(hào)。向“與非”門204提供公共節(jié)點(diǎn)201上的信號(hào)和第二控制信號(hào)103b。“與非”門204對(duì)公共節(jié)點(diǎn)201上的信號(hào)與第二控制信號(hào)103b進(jìn)行“與非”運(yùn)算以產(chǎn)生第二與非運(yùn)算信號(hào)。向“與非”門205提供第一和第二“與非”運(yùn)算信號(hào)?！芭c非”門205對(duì)第一“與非”運(yùn)算信號(hào)與第二“與非”信運(yùn)算號(hào)進(jìn)行“與非”運(yùn)算以產(chǎn)生第三“與非”運(yùn)算信號(hào)作為第一冗余解碼信號(hào)105-1。
第一冗余解碼信號(hào)105-1提供給“或”門203。從第二冗余解碼電路15A-2向“或”門203提供第二冗余解碼信號(hào)105-2?！盎颉遍T203對(duì)第一冗余解碼信號(hào)105-1和第二冗余解碼信號(hào)105-2進(jìn)行“或”運(yùn)算，以產(chǎn)生“或”運(yùn)算信號(hào)作為解碼禁止信號(hào)106。
說明在替換之前測(cè)試冗余存儲(chǔ)單元陣列14第一行中的冗余存儲(chǔ)單元14(p,n)的情況下的操作。這種情況下，第二控制信號(hào)103b、第一地址信號(hào)101d、和測(cè)試模式信號(hào)110全部設(shè)定為邏輯高電平，第一控制信號(hào)103a設(shè)定為邏輯低電平。
由于第一控制信號(hào)103a為邏輯低電平，P溝道MOS晶體管21導(dǎo)通，以使公共節(jié)點(diǎn)201為邏輯高電平。由于第一至第十六熔絲201至2016全部未熔斷，雖然地址信號(hào)的行地址X1T-X8T具有任何邏輯電平，公共節(jié)點(diǎn)201根據(jù)地址信號(hào)的行地址X1T-X8T和互補(bǔ)地址信號(hào)的互補(bǔ)行地址X1N-X8N變成邏輯低電平。然而，由于第二控制信號(hào)103b、測(cè)試模式信號(hào)110、和第一地址信號(hào)101d全部為邏輯高電平，第一冗余解碼信號(hào)105-1為邏輯高電平并且解碼禁止信號(hào)106也為邏輯高電平。由于邏輯高電平的第一冗余解碼信號(hào)105-1表示有效，并且邏輯高電平的解碼禁止信號(hào)106也表示有效，正規(guī)存儲(chǔ)單元陣列11停止工作，并且能對(duì)冗余存儲(chǔ)單元陣列14第一行中的冗余存儲(chǔ)單元14(p,n)進(jìn)行測(cè)試。
假設(shè)對(duì)冗余存儲(chǔ)單元陣列14第二行中的冗余存儲(chǔ)單元14(p,n)執(zhí)行測(cè)試。這種情況下，第二地址信號(hào)101e設(shè)定為邏輯高電平，代替第一地址信號(hào)101d。這種情況下，第二冗余解碼信號(hào)105-2為邏輯高電平，代替第一冗余解碼信號(hào)105-1。
假設(shè)用冗余存儲(chǔ)單元陣列4的第一行替換正規(guī)存儲(chǔ)單元陣列11的有缺陷行。這種情況下，在第一冗余解碼電路15A-1中對(duì)第一至第十六熔絲221至2216之一進(jìn)行熔斷，該熔斷與在地址信號(hào)的行地址X1T-X8T和互補(bǔ)地址信號(hào)的互補(bǔ)行地址X1N-X8N中具有邏輯高電平的位對(duì)應(yīng)，該行地址和互補(bǔ)行地址表示正規(guī)存儲(chǔ)單元陣列11有缺陷行的地址。這種情況下，當(dāng)正規(guī)存儲(chǔ)單元陣列11有缺陷行的地址通過地址信號(hào)線101提供給冗余解碼器15A(圖4)，公共節(jié)點(diǎn)201保持高電平。由于測(cè)試模式信號(hào)110為邏輯低電平，與非門202產(chǎn)生具有邏輯高電平的第一“與非”運(yùn)算信號(hào)。另外，由于公共節(jié)點(diǎn)201為邏輯高電平并且第二控制信號(hào)103b為邏輯高電平，“與非”門204產(chǎn)生具有邏輯低電平的第二與非運(yùn)算信號(hào)。因此，“與非”門205產(chǎn)生具有邏輯高電平的第一冗余解碼信號(hào)105-1，然后產(chǎn)生具有邏輯高電平的解碼禁止信號(hào)106。結(jié)果是，正規(guī)存儲(chǔ)單元陣列11停止工作，和冗余存儲(chǔ)單元陣列14執(zhí)行其替換操作。
參考圖6，描述用冗余存儲(chǔ)單元陣列14的合格行替換正規(guī)存儲(chǔ)單元陣列11的有缺陷行的常規(guī)替換方法。首先，在步驟401對(duì)正規(guī)存儲(chǔ)單元陣列11的正規(guī)存儲(chǔ)單元11(m,n)中的缺陷進(jìn)行測(cè)試。當(dāng)在正規(guī)存儲(chǔ)單元陣列11的正規(guī)存儲(chǔ)單元11(m,n)中未檢測(cè)到任何缺陷時(shí)，在步驟401之后由步驟405做出該半導(dǎo)體存儲(chǔ)器件是合格產(chǎn)品的判斷。
假設(shè)在正規(guī)存儲(chǔ)單元陣列11中的正規(guī)存儲(chǔ)單元11(m,n)之一中檢測(cè)到任何缺陷。這種情況下，步驟401進(jìn)展到步驟402，通過在測(cè)試模式信號(hào)110中設(shè)定邏輯高電平對(duì)冗余存儲(chǔ)單元陣列14的冗余存儲(chǔ)單元14(p,n)中的缺陷進(jìn)行測(cè)試。假設(shè)在步驟402做出冗余存儲(chǔ)單元陣列14中合格行的數(shù)量等于或大于正規(guī)存儲(chǔ)單元陣列11中有缺陷行的數(shù)量的判斷。這種情況下，步驟402后的步驟403在冗余解碼器15中將熔絲調(diào)整給冗余存儲(chǔ)單元陣列14的合格行，以便用冗余存儲(chǔ)單元陣列14的合格行替換正規(guī)存儲(chǔ)單元陣列11的有缺陷行。假設(shè)在步驟402做出冗余存儲(chǔ)單元陣列14中合格行的數(shù)量少于正規(guī)存儲(chǔ)單元陣列11中有缺陷行的數(shù)量的判斷。這種情況下，步驟402后的步驟406做出該半導(dǎo)體存儲(chǔ)器件是有缺陷產(chǎn)品的判斷。
用冗余存儲(chǔ)單元陣列14的合格行替換正規(guī)存儲(chǔ)單元陣列11的有缺陷行之后，步驟403進(jìn)展到步驟404，替換后對(duì)半導(dǎo)體存儲(chǔ)器件中的缺陷進(jìn)行測(cè)試。如果替換后在半導(dǎo)體存儲(chǔ)器件中檢測(cè)到任何缺陷，在步驟404之后的步驟406做出該半導(dǎo)體存儲(chǔ)器件是有缺陷產(chǎn)品的判斷。如果替換后未在半導(dǎo)體存儲(chǔ)器件中檢測(cè)到缺陷，步驟404進(jìn)展到步驟405，做出該半導(dǎo)體存儲(chǔ)器件是合格產(chǎn)品的判斷。
在設(shè)置有包括第一和第二冗余解碼電路15A-1和15-2的冗余解碼器15A的半導(dǎo)體存儲(chǔ)器件中，通過向第一和第二冗余解碼電路15A-1和15A-2提供第一和第二地址信號(hào)101d和101e選擇冗余存儲(chǔ)單元陣列14的第一和第二行進(jìn)行測(cè)試。冗余存儲(chǔ)單元陣列14的行增加越多，冗余解碼器15A中冗余解碼電路增加得越多。這種情況，用于選擇冗余解碼電路的信號(hào)線增加。例如，當(dāng)冗余解碼器15A中冗余解碼電路的數(shù)量等于16時(shí)，用于選擇冗余解碼電路的信號(hào)線數(shù)量等于16。為減少選擇冗余解碼電路的信號(hào)線，可以通過分別具有邏輯高電平和邏輯低電平之一的四個(gè)輸入信號(hào)的組合對(duì)16個(gè)冗余解碼電路做出選擇。然而，冗余解碼器15A必須設(shè)置用于將四個(gè)輸入信號(hào)轉(zhuǎn)換成16個(gè)輸出信號(hào)的地址解碼電路。
如上所述，雖然上述常規(guī)半導(dǎo)體存儲(chǔ)器件可在替換前對(duì)冗余存儲(chǔ)單元陣列14中的冗余存儲(chǔ)單元14(p,n)進(jìn)行測(cè)試，常規(guī)半導(dǎo)體存儲(chǔ)器件在應(yīng)用由包括許多行或許多冗余存儲(chǔ)單元的冗余存儲(chǔ)單元陣列構(gòu)成的半導(dǎo)體存儲(chǔ)器件的情況下其電路規(guī)模較大。這是由于常規(guī)半導(dǎo)體存儲(chǔ)器件必須包括設(shè)置有地址解碼電路的冗余解碼器。
參考圖7和8，說明根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件。圖7是半導(dǎo)體存儲(chǔ)器件的方框圖，圖8是在圖7所示的半導(dǎo)體存儲(chǔ)器件中使用的冗余解碼器的方框圖。
如圖7所示，正如后面變明確的，除改進(jìn)圖4所示的冗余解碼器外，該半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)和操作與圖4所示的常規(guī)半導(dǎo)體存儲(chǔ)器件的相同。因此該冗余解碼器描繪成15B。向冗余解碼器15B提供測(cè)試模式信號(hào)10而不是測(cè)試模式信號(hào)110。在替換前對(duì)冗余存儲(chǔ)單元陣列14中的冗余存儲(chǔ)單元14(p,n)進(jìn)行測(cè)試時(shí)，測(cè)試模式信號(hào)10為邏輯低電平。在其它情況下，測(cè)試模式信號(hào)10為邏輯高電平。就是說，測(cè)試模式信號(hào)10具有與測(cè)試模式信號(hào)110相反的邏輯值。
如圖8所示，正如后面變明確的，除冗余解碼器15B包括三個(gè)或更多冗余解碼電路外，冗余解碼器15B的結(jié)構(gòu)和操作與圖5所示的常規(guī)冗余解碼器15A的相同，就是說，冗余解碼器15B包括結(jié)構(gòu)和操作彼此相同的第一冗余解碼電路15B-1、第二冗余解碼電路15B-2、第三冗余解碼電路15B-3、…、等等。
第一、第二、第三冗余解碼電路15B-1、15B-2、15B-3、…、等等中的每一個(gè)被提供地址信號(hào)的行地址X1T-X8T、互補(bǔ)地址信號(hào)的互補(bǔ)行地址X1N-X8N、和測(cè)試模式信號(hào)10。在第一、第二、第三冗余解碼電路15B-1、15B-2、15B-3、…、等等中以不同順序提供地址信號(hào)的行地址X1T-X8T和互補(bǔ)地址信號(hào)的互補(bǔ)行地址X1N-X8N。換句話說，以相反順序提供至少一對(duì)行地址X1T-X8T中的位和互補(bǔ)行地址X1N-X8N中的對(duì)應(yīng)位。在所說明的實(shí)例中，由于地址信號(hào)的行地址X1T-X8T的長(zhǎng)度為8位，在行地址X1T-X8T和互補(bǔ)行地址X1N-X8N中存在8對(duì)，并可獲得從28或256種組合選擇的輸入順序。
例如，以標(biāo)準(zhǔn)順序向第一冗余解碼電路15B-1提供地址信號(hào)的行地址X1T-X8T和互補(bǔ)地址信號(hào)的互補(bǔ)行地址X1N-X8N，同時(shí)以與第一冗余解碼電路15B-1相反的第一位X1T和第一互補(bǔ)位X1N向第二冗余解碼電路15B-2提供地址信號(hào)的行地址X1T-X8T和互補(bǔ)地址信號(hào)的互補(bǔ)行地址X1N-X8N。另外，以與第一冗余解碼電路15B-1相比相反的第二位X2T和第二互補(bǔ)位X2N向第三冗余解碼電路15B-3提供地址信號(hào)的行地址X1T-X8T和互補(bǔ)地址信號(hào)的互補(bǔ)行地址X1N-X8N。
第一、第二、第三冗余解碼電路15B-1、15B-2、15B-3、…、等等產(chǎn)生提供給“或”門203的第一、第二、第三冗余解碼信號(hào)105-1、105-2、105-3、…、等等?！盎颉遍T203計(jì)算第一、第二、第三冗余解碼信號(hào)105-1、105-2、105-3、…、等等的邏輯“或”運(yùn)算，以產(chǎn)生“或”運(yùn)算信號(hào)作為解碼禁止信號(hào)106。
參考圖9，說明圖8所示的第一冗余解碼電路15B-1。第一冗余解碼電路15B-1包括一個(gè)第一位冗余解碼電路51和一個(gè)測(cè)試冗余解碼電路60。雖然第一冗余解碼電路15B-1還包括第二至第八位冗余解碼電路，其說明從圖中省略。這是由于第二至第八位冗余解碼電路中的每一個(gè)在結(jié)構(gòu)和操作上與第一位冗余解碼電路51的相同。
第一位冗余解碼電路51被提供行地址的第一位X1T和互補(bǔ)行地址的第一互補(bǔ)位X1N。第一位冗余解碼電路51包括一個(gè)第一熔斷電路511和四個(gè)N溝道MOS晶體管30、31、32、和33。第一熔斷電路511包括一個(gè)第一熔絲23、兩個(gè)倒相器24和25、和一個(gè)N溝道MOS晶體管36。
第一熔絲23具有被提供高電平電位的一端和連接到倒相器24的一個(gè)輸入端和N溝道MOS晶體管36的漏極的另一端。N溝道MOS晶體管36具有一個(gè)被提供接地或低電平電位的源極和一個(gè)連接到倒相對(duì)24的輸出端的柵極。倒相器24的輸出端連接到倒相器25的輸入端。第一熔斷電路511中的倒相器24的輸出端產(chǎn)生第一位熔斷輸出信號(hào)。另外，第一熔斷電路511中的倒相器25具有用于產(chǎn)生第一互補(bǔ)位熔斷輸出信號(hào)的輸出端。
假設(shè)不熔斷或不調(diào)整第一熔絲23。這種情況下，倒相器24被提供邏輯高電平，然后，倒相器24產(chǎn)生具有表示無效的邏輯低電平的第一位熔斷輸出信號(hào)。由于倒相器25倒相第一位熔斷輸出信號(hào)，倒相器25產(chǎn)生具有表示有效的邏輯高電平的第一互補(bǔ)位熔斷輸出信號(hào)。
假設(shè)熔斷或調(diào)整第一熔絲23。這種情況下，倒相器24被提供邏輯低電平，然后倒相器24產(chǎn)生具有表示有效的邏輯高電平的第一位熔斷輸出信號(hào)。倒相器25產(chǎn)生具有表示無效的邏輯低電平的第一互補(bǔ)位熔斷輸出信號(hào)。響應(yīng)具有邏輯高電平的第一位熔斷輸出信號(hào)，N溝道MOS晶體管36導(dǎo)通，以便將倒相器24的輸入端固定到邏輯低電平。結(jié)果是，穩(wěn)定倒相器24的工作。
N溝道MOS晶體管30具有一個(gè)連接到公共節(jié)點(diǎn)41的漏極和一個(gè)被提供第一位熔斷輸出信號(hào)的柵極。公共節(jié)點(diǎn)41作為用于產(chǎn)生第一冗余解碼信號(hào)15-1的第一冗余解碼信號(hào)線。N溝道MOS晶體管31具有一個(gè)連接到N溝道晶體管30的源極的漏極，一個(gè)被提供行地址的第一位X1T的柵極，和一個(gè)被提供接地或低電平電位的源極。N溝道MOS晶體管32具有一個(gè)連接到公共節(jié)點(diǎn)41的漏極和一個(gè)被提供第一互補(bǔ)位熔斷輸出信號(hào)的柵極。N溝道MOS晶體管33具有一個(gè)連接到N溝道MOS晶體管32的源極的漏極，一個(gè)被提供互補(bǔ)行地址的第一互補(bǔ)位X1N的柵極，和一個(gè)被提供接地或低電平電位的源極。
向N溝道MOS晶體管30的柵極提供具有邏輯高電平的第一位熔斷輸出信號(hào)，N溝道MOS晶體管30導(dǎo)通。向N溝道MOS晶體管31的柵極提供具有邏輯高電平的行地址的第一位X1T，N溝道MOS晶體管31導(dǎo)通。當(dāng)N溝道MOS晶體管30和31都導(dǎo)通時(shí)，公共節(jié)點(diǎn)41為邏輯低電平電位。向N溝道MOS晶體管32的柵極提供具有邏輯高電平的第一互補(bǔ)位熔斷輸出信號(hào)，N溝道MOS晶體管32導(dǎo)通。向N溝道MOS晶體管33的柵極提供具有邏輯高電平的互補(bǔ)行地址的第一互補(bǔ)位X1N,N溝道MOS晶體管33導(dǎo)通。當(dāng)N溝道MOS晶體管32和33都導(dǎo)通時(shí)，公共節(jié)點(diǎn)41為邏輯低電平電位。
測(cè)試冗余解碼電路60被提供測(cè)試模式信號(hào)10。測(cè)試冗余解碼電路60包括一個(gè)測(cè)試熔斷電路61和兩個(gè)N溝道MOS晶體管34和35。測(cè)試熔斷電路61包括一個(gè)測(cè)試熔絲29，兩個(gè)倒相器26和27，和一個(gè)N溝道MOS晶體管28。
測(cè)試熔絲29具有被提供高電平電位的一端和連接到倒相器26的一個(gè)輸入端和N溝道MOS晶體管28的漏極的另一端。N溝道MOS晶體管28具有一個(gè)被提供接地或低電平電位的源極和一個(gè)連接到倒相對(duì)26輸出端的柵極。倒相器26的輸出端連接到倒相器27的輸入端。測(cè)試熔斷電路61中的倒相器27具有產(chǎn)生測(cè)試熔斷輸出信號(hào)的輸出端。
假設(shè)不熔斷或不調(diào)整測(cè)試熔絲29。這種情況下，倒相器26被提供具有邏輯高電平的高電平電位，然后，倒相器26產(chǎn)生具有邏輯低電平的輸出信號(hào)。由于倒相器27倒相倒相器26的輸出信號(hào)，倒相器27產(chǎn)生具有表示有效的邏輯高電平的測(cè)試熔斷輸出信號(hào)。
假設(shè)熔斷或調(diào)整測(cè)試熔絲29。這種情況下，倒相器26被提供具有邏輯低電平的信號(hào)，然后倒相器26產(chǎn)生具有邏輯高電平的輸出信號(hào)。倒相器27產(chǎn)生具有表示無效的邏輯低電平的測(cè)試熔斷輸出信號(hào)。響應(yīng)來自倒相器26具有邏輯高電平的輸出信號(hào)，N溝道MOS晶體管28導(dǎo)通，以便將倒相器26的輸入端固定到邏輯低電平。結(jié)果是，穩(wěn)定倒相器26的工作。
N溝道MOS晶體管34具有一個(gè)連接到公共節(jié)點(diǎn)41的漏極和一個(gè)被提供測(cè)試熔斷輸出信號(hào)的柵極。N溝道MOS晶體管35具有一個(gè)連接到N溝道晶體管34的源極的漏極，一個(gè)被提供測(cè)試模式信號(hào)10的柵極，和一個(gè)被提供接地或低電平電位的源極。
向N溝道MOS晶體管34的柵極提供具有邏輯高電平的測(cè)試熔斷輸出信號(hào)，N溝道MOS晶體管34導(dǎo)通。換句話說，如果不熔斷或不調(diào)整測(cè)試熔絲29，N溝道MOS晶體管34導(dǎo)通。向N溝道MOS晶體管35的柵極提供具有邏輯高電平的測(cè)試模式信號(hào)10，N溝道MOS晶體管35導(dǎo)通。當(dāng)N溝道MOS晶體管34和35都導(dǎo)通時(shí)，公共節(jié)點(diǎn)41為邏輯低電平電位。
第一冗余解碼電路15B-1還包括一個(gè)P溝道MOS晶體管37。P溝道MOS晶體管37具有一個(gè)被提供高電平電位的源極，一個(gè)被提供第一控制信號(hào)103a的柵極，和一個(gè)連接到公共節(jié)點(diǎn)41的漏極。向P溝道MOS晶體管37的柵極提供具有邏輯低電平的第一控制信號(hào)103a,P溝道MOS晶體管37導(dǎo)通，使公共節(jié)點(diǎn)41為邏輯高電平。就是說，在替換前對(duì)冗余存儲(chǔ)單元陣列14的第一行進(jìn)行測(cè)試時(shí)，P溝道MOS晶體管37作為通過高電平電位向公共節(jié)點(diǎn)41充電的充電裝置。
在圖5所示的常規(guī)冗余解碼器15A中，第一和第二冗余解碼電路15A-1和15A-2的每一個(gè)包括用于行地址的第一位X1T的兩個(gè)熔絲，即用于行地址的第一位X1T的第一熔絲221和用于互補(bǔ)行地址的第一互補(bǔ)位X1N的第二熔絲222。與此相反，根據(jù)本發(fā)明的第一冗余解碼電路15B-1通過串聯(lián)N溝道MOS晶體管30和31以及通過串聯(lián)N溝道MOS晶體管32和33僅包括用于行地址的第一位X1T的一個(gè)熔絲23。另外，近年來已采用這種電路。下面描述采用這種電路的原因。
由于半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)容量急劇增加，需要使外圍電路所占的區(qū)域緊湊。然而，熔絲占據(jù)的區(qū)域比另一個(gè)元件占據(jù)的區(qū)域大。這是由于熔絲必須具有預(yù)定尺寸或更大，以便能夠通過激光調(diào)整或類似方式熔斷熔絲。因此，采用象圖9所示的第一冗余解碼電路15B-1這樣的針對(duì)地址信號(hào)的一位使用一個(gè)熔絲的方法。
除圖7和8外參考圖9，說明第一冗余解碼電路15B-1的操作。
首先說明對(duì)正規(guī)存儲(chǔ)單元陣列11進(jìn)行測(cè)試情況下的操作。這種情況下，由于測(cè)試信號(hào)10為表示無效的邏輯高電平，測(cè)試冗余解碼電路60中的N溝道MOS晶體管35導(dǎo)通。另外，由于不熔斷或不調(diào)整測(cè)試熔斷電路61的測(cè)試熔絲29，測(cè)試冗余解碼電路60中的N溝道MOS晶體管34導(dǎo)通。因此，公共節(jié)點(diǎn)41為邏輯低電平，以產(chǎn)生具有邏輯低電平的第一冗余解碼信號(hào)105-1。同樣，第二、第三冗余解碼電路15B-2、15B-3、…、等等產(chǎn)生分別具有邏輯低電平的第二、第三冗余解碼信號(hào)105-2、105-3等等。因此，冗余解碼器15B產(chǎn)生具有表示無效的邏輯低電平的解碼禁止信號(hào)。結(jié)果是，能夠?qū)φ?guī)存儲(chǔ)單元陣列11進(jìn)行測(cè)試。
說明在替換前對(duì)冗余存儲(chǔ)單元陣列14中的第一行進(jìn)行測(cè)試的情況下的操作。第一控制信號(hào)103a設(shè)定為邏輯低電平以使P溝道MOS晶體管37導(dǎo)通。因此，公共節(jié)點(diǎn)41變?yōu)檫壿嫺唠娖?。另外，行地址的第一至第八位X1T至X8T全部設(shè)定為邏輯高電平，即″1111 1111″。這種情況下，互補(bǔ)行地址的第一至第八互補(bǔ)位X1N至X8N全部適當(dāng)?shù)刈優(yōu)檫壿嫷碗娖?，即?000 0000″。
注意力轉(zhuǎn)向被提供了行地址的第一位X1N和互補(bǔ)行地址的第一互補(bǔ)位X1N的第一冗余解碼電路15B-1中的第一位冗余解碼電路51。由于行地址第一位X1T為邏輯高電平，N溝道MOS晶體管31導(dǎo)通。由于不熔斷或不調(diào)整第一熔絲23，倒相器24產(chǎn)生具有邏輯低電平的第一位熔斷輸出信號(hào)，并且N溝道MOS晶體管30不導(dǎo)通。另外，倒相器25產(chǎn)生具有邏輯高電平的第一互補(bǔ)位熔斷輸出信號(hào)，以導(dǎo)通N溝道MOS晶體管30。由于互補(bǔ)行地址的第一互補(bǔ)位X1N為邏輯低電平，N溝道MOS晶體管不導(dǎo)通。因此，公共節(jié)點(diǎn)41保持邏輯高電平。
在被提供行地址的第二至第八位X2T至X8T和互補(bǔ)行地址的第二至第八互補(bǔ)位X2N至X8N的第二至第八位冗余解碼電路中分別進(jìn)行相同的操作，并使公共節(jié)點(diǎn)41保持邏輯高電平。另外，測(cè)試模式信號(hào)10設(shè)定成邏輯低電平，以使N溝道MOS晶體管35截止。結(jié)果是，雖然N溝道MOS晶體管34導(dǎo)通，公共節(jié)點(diǎn)41保持邏輯高電平。由于公共節(jié)點(diǎn)41保持邏輯高電平，第一冗余解碼電路15B-1產(chǎn)生具有邏輯高電平的第一冗余解碼信號(hào)105-1。結(jié)果是，可在替換前對(duì)冗余存儲(chǔ)單元陣列14的第一行進(jìn)行測(cè)試。
假設(shè)其判斷冗余存儲(chǔ)單元陣列14的第一行為合格行。說明在用冗余存儲(chǔ)單元陣列14的第一行替換正規(guī)存儲(chǔ)單元陣列11有缺陷行情況下的操作。這種情況下，熔斷或調(diào)整與被替換的正規(guī)存儲(chǔ)單元陣列11的有缺陷行的地址中表示″0″的位對(duì)應(yīng)的熔斷電路中的熔絲。另外，熔斷或調(diào)整測(cè)試熔斷電路61的測(cè)試熔絲29。由于熔斷或調(diào)整測(cè)試熔絲29，測(cè)試熔斷電路61產(chǎn)生具有邏輯低電平的測(cè)試熔斷輸出信號(hào)，以使N溝道MOS晶體管34處在截止?fàn)顟B(tài)。結(jié)果是，僅當(dāng)向冗余解碼器15B或第一冗余解碼電路15B-1提供表示正規(guī)存儲(chǔ)單元陣列11有缺陷行的行地址的地址信號(hào)時(shí)，第一冗余解碼電路15B-1產(chǎn)生具有邏輯高電平的第一冗余解碼信號(hào)105-1，以啟動(dòng)替換正規(guī)存儲(chǔ)單元陣列有缺陷行的冗余存儲(chǔ)單元陣列14的第一行。
雖然對(duì)第一冗余解碼電路15B-1的操作進(jìn)行了上述說明，在對(duì)連接到第二冗余解碼電路15B-2的冗余存儲(chǔ)單元陣列14中的第二行進(jìn)行測(cè)試的情況下，將″0111 1111″作為行地址的第一至第八位X1T至X8T提供給冗余解碼器15B。向第一和第二冗余解碼電路15B-1和15B-2提供帶有用互補(bǔ)行地址的第一互補(bǔ)位X1N改變位置的行地址的第一位X1T的地址信號(hào)，如圖8所示。結(jié)果是，當(dāng)提供″0111 1111″作為行地址時(shí)，啟動(dòng)第二冗余解碼電路15B-2，以產(chǎn)生具有邏輯高電平的第二冗余解碼信號(hào)105-2，而無效第一冗余解碼電路15B-1，以產(chǎn)生具有邏輯低電平的第一冗余解碼信號(hào)105-1。
同樣，在對(duì)連接到第三冗余解碼電路15B-3的冗余存儲(chǔ)單元陣列14的第三行進(jìn)行測(cè)試的情況下，向冗余解碼器15提供″1011 1111″作為行地址的第一至第八位X1T至X8T。
在上述實(shí)施例中，第一、第二、第三冗余解碼電路15B-1、15B-2、15B-3、…、等中的每一個(gè)在N溝道MOS晶體管34和地電位之間包括N溝道MOS晶體管35，其中當(dāng)測(cè)試模式信號(hào)10具有邏輯高電平或邏輯低電平時(shí)N溝道MOS晶體管35導(dǎo)通或截止。借助該結(jié)構(gòu)，雖然不熔斷或不調(diào)整測(cè)試熔絲29，也能使公共節(jié)點(diǎn)41為邏輯高電平。
另外，由于提供給第一、第二、第三冗余解碼電路15B-1、15B-2、15B-3、…、等等的行地址X1T-X8T和互補(bǔ)行地址X1N-X8N的輸入順序彼此不同，可以不用任何地址解碼電路對(duì)第一、第二、第三冗余解碼電路15B-1、15B-2、15B-3、…、等等進(jìn)行選擇。
參考圖10，說明冗余解碼器15B中使用的另一種冗余解碼電路。圖10僅示出第一冗余解碼電路15B-1A。這是由于第二冗余解碼電路、第三冗余解碼電路、…、等等中每一個(gè)的結(jié)構(gòu)和操作與第一冗余解碼電路15B-1A相同。
第一冗余解碼電路15B-1A包括第一至第八位冗余解碼電路51A、52A、53A、…、等等，冗余解碼電路60A，和“與”電路38。圖中省略第二至第八位冗余解碼電路的說明。這是由于第二至第八位冗余解碼電路中每一個(gè)的結(jié)構(gòu)和操作與第一位冗余解碼電路51A相同。
除第一位冗余解碼電路51A包括兩個(gè)N溝道MOS晶體管42和43代替四個(gè)N溝道MOS晶體管30、31、32、和33外，第一位冗余解碼電路51A的結(jié)構(gòu)和操作與圖9所示的第一位冗余解碼電路51的相同。
第一位冗余解碼電路51A具有第一位冗余輸出節(jié)點(diǎn)411，用于以邏輯高電平向與電路38提供表示有效的第一位冗余解碼信號(hào)。N溝道MOS晶體管42具有連接到第一位冗余輸出節(jié)點(diǎn)411的漏極，一個(gè)被提供第一互補(bǔ)位熔斷輸出信號(hào)的柵極，和一個(gè)被提供行地址的第一位X1T源極。N溝道MOS晶體管43具有連接到第一位冗余輸出節(jié)點(diǎn)411的漏極，一個(gè)被提供第一位熔斷輸出信號(hào)的柵極，和一個(gè)被提供互補(bǔ)行地址的第一互補(bǔ)位X1N的源極。
向N溝道MOS晶體管42的柵極提供具有邏輯高電平的第一互補(bǔ)位熔斷輸出信號(hào)，N溝道MOS晶體管42導(dǎo)通，以便從第一位冗余輸出節(jié)點(diǎn)411向“與”電路38的輸入端提供行地址的第一位X1T。向N溝道MOS晶體管43的柵極提供具有邏輯高電平的第一位熔斷輸出信號(hào)，N溝道MOS晶體管43導(dǎo)通，以便從第一位冗余輸出節(jié)點(diǎn)411向“與”電路38的輸入端提供互補(bǔ)行地址的第一互補(bǔ)位X1N。
同樣，第二至第八位冗余解碼電路51A、53A、…、等等產(chǎn)生第二至第八位冗余解碼信號(hào)。
除測(cè)試冗余解碼電路60A包括“與非”電路40代替兩個(gè)N溝道MOS晶體管34和35外，測(cè)試冗余解碼電路60A的結(jié)構(gòu)和操作與圖9所示的測(cè)試冗余解碼電路60的相同。
“與非”電路40具有一個(gè)被提供測(cè)試熔斷輸出信號(hào)的輸入端和被提供測(cè)試模式信號(hào)10的另一個(gè)輸入端?！芭c非”電路40有一個(gè)連接到“與”電路38另一個(gè)輸入端的輸出端?！芭c非”電路40對(duì)測(cè)試熔斷輸出信號(hào)和測(cè)試模式信號(hào)10進(jìn)行“與非”運(yùn)算，以產(chǎn)生“與非”運(yùn)算信號(hào)作為提供給“與”電路38一輸入端的測(cè)試冗余解碼信號(hào)。就是說，“與非”電路40作為把測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)10組合以產(chǎn)生組合信號(hào)作為測(cè)試冗余解碼信號(hào)的組合裝置。
“與”電路38對(duì)測(cè)試冗余解碼信號(hào)和第一至第八位冗余解碼信號(hào)進(jìn)行“與”運(yùn)算，以產(chǎn)生作為第一冗余解碼信號(hào)105-1的“與”運(yùn)算信號(hào)。
除圖7和8外參考圖10，說明第一冗余解碼電路15B-1A的操作。
首先說明在對(duì)正規(guī)存儲(chǔ)單元陣列11進(jìn)行測(cè)試的情況下的操作。這種情況下，測(cè)試模式信號(hào)10設(shè)定為表示無效的邏輯高電平。由于測(cè)試熔斷電路61產(chǎn)生具有邏輯高電平的測(cè)試熔斷輸出信號(hào)，“與非”電路40產(chǎn)生具有邏輯低電平的“與非”運(yùn)算信號(hào)作為冗余解碼信號(hào)。因此，“與”電路38產(chǎn)生具有邏輯低電平的第一冗余解碼信號(hào)105-1。同樣，第二、第三冗余解碼電路、…、等等產(chǎn)生第二、第三冗余解碼信號(hào)105-2、105-3、…、等等，每個(gè)信號(hào)為邏輯低電平。因此，冗余解碼器15B產(chǎn)生具有表示無效的邏輯低電平的解碼禁止信號(hào)106。結(jié)果是，可對(duì)正規(guī)存儲(chǔ)單元11進(jìn)行測(cè)試。
說明在替換前對(duì)冗余存儲(chǔ)單元陣列14中的第一行進(jìn)行測(cè)試情況下的操作。行地址的第一至第八位X1T至X8T全部設(shè)定成邏輯高電平″1111 1111″。這種情況下，互補(bǔ)行地址的第一至第八互補(bǔ)位X1N至X8N全部正確地變成邏輯低電平，即″0000 0000″。
注意力轉(zhuǎn)向被提供了行地址的第一位X1T和互補(bǔ)行地址的第一互補(bǔ)位X1N的第一冗余解碼電路15B-1A中的第一位冗余解碼電路51A。由于不熔斷或不調(diào)整第一熔絲23，倒相器24產(chǎn)生具有邏輯低電平的第一位熔斷輸出信號(hào)，并且倒相器25產(chǎn)生具有邏輯高電平的第一互補(bǔ)位熔斷輸出信號(hào)。因此，N溝道MOS晶體管42導(dǎo)通而N溝道MOS晶體管43截止。結(jié)果是，將具有邏輯高電平的行地址的第一位X1T提供給“與”電路38作為第一位冗余解碼信號(hào)。
在被提供行地址的第二至第八位X2T至X8T和互補(bǔ)行地址的第二至第八互補(bǔ)位X2N至X8N的第二至第八位冗余解碼電路中分別進(jìn)行相同的操作。另外，分別具有邏輯高電平的行地址的第二至第八位X2T至X8T也分別提供給“與”電路38作為第二至第八位冗余解碼信號(hào)。另外，測(cè)試模式信號(hào)10設(shè)定成邏輯低電平，然后“與非”電路40產(chǎn)生具有邏輯高電平的“與非”運(yùn)算信號(hào)作為測(cè)試冗余解碼信號(hào)。結(jié)果是，“與”電路38產(chǎn)生具有邏輯高電平的第一冗余解碼信號(hào)105-1。因此可以在替換前對(duì)冗余存儲(chǔ)單元陣列14中的第一行進(jìn)行測(cè)試。
假設(shè)其判斷冗余存儲(chǔ)單元陣列14的第一行為合格行。說明在用冗余存儲(chǔ)單元陣列14的第一行替換正規(guī)存儲(chǔ)單元陣列11有缺陷行情況下的操作。這種情況下，熔斷或調(diào)整與被替換的正規(guī)存儲(chǔ)單元陣列11有缺陷行的地址中表示″0″的位對(duì)應(yīng)的熔斷電路中的熔絲。另外，熔斷或調(diào)整測(cè)試熔斷電路61A的測(cè)試熔絲29。由于熔斷或調(diào)整測(cè)試熔絲29，測(cè)試熔斷電路61產(chǎn)生具有邏輯低電平的測(cè)試熔斷輸出信號(hào)，以使與非電路40產(chǎn)生具有邏輯高電平的“與非”運(yùn)算信號(hào)作為測(cè)試冗余解碼信號(hào)。結(jié)果是，僅當(dāng)冗余解碼器15B或第一冗余解碼電路15B-1A被提供表示正規(guī)存儲(chǔ)單元陣列11有缺陷行的行地址的地址信號(hào)時(shí)，第一冗余解碼電路15B-1A產(chǎn)生具有邏輯高電平的第一冗余解碼信號(hào)105-1，以啟動(dòng)替換正規(guī)存儲(chǔ)單元陣列有缺陷行的冗余存儲(chǔ)單元陣列14的第一行。
雖然對(duì)第一冗余解碼電路15B-1A的操作進(jìn)行了上述說明，在對(duì)冗余存儲(chǔ)單元陣列14中連接到第二、第三冗余解碼電路、…、等等的第二、第三行、…、等等進(jìn)行測(cè)試的情況下，以與上述相同的方式選擇第二、第三冗余解碼電路、…、等等。
在上述實(shí)施例中，第一冗余解碼電路15B-1A包括在測(cè)試熔斷電路61和“與”電路38之間的“與非”電路40，其中“與非”電路40被提供測(cè)試模式信號(hào)10。雖然不熔斷或不調(diào)整測(cè)試熔絲29，借助該結(jié)構(gòu)，可使“與”電路38在測(cè)試冗余存儲(chǔ)單元陣列14時(shí)產(chǎn)生具有邏輯高電平的第一冗余解碼信號(hào)105-1。
參考圖11和12，說明根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件。圖11是半導(dǎo)體存儲(chǔ)器件的方框圖，圖12是在圖11所示的半導(dǎo)體存儲(chǔ)器件中使用的冗余解碼器的方框圖。
如圖11所示，正如后面變明確的，除改進(jìn)圖7所示的冗余解碼器、冗余存儲(chǔ)單元陣列、正規(guī)解碼器、和控制電路外，該半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)和操作與圖7所示的半導(dǎo)體存儲(chǔ)器件相同。因此分別以15C、14′、12′、和13′描繪冗余解碼器、冗余存儲(chǔ)單元陣列、正規(guī)解碼器、和控制電路。
冗余解碼器15C被提供測(cè)試模式信號(hào)110。另外，冗余解碼器15C以邏輯低電平產(chǎn)生表示有效的解碼禁止信號(hào)106′和冗余解碼信號(hào)105′，每個(gè)信號(hào)以邏輯低電平表示有效。由表示有效的冗余解碼信號(hào)105′中的任何一個(gè)啟動(dòng)冗余存儲(chǔ)單元陣列14′。正規(guī)解碼器12′包括由表示有效的解碼禁止信號(hào)106′使其關(guān)斷的行解碼器12R′?？刂齐娐?3′以邏輯低電平向冗余解碼器15C提供表示有效的第一控制信號(hào)103′a。
如圖12所示，正如后面變明確的，除改進(jìn)圖8所示的第一冗余解碼電路、第二冗余解碼電路、第三冗余解碼電路、…、等等外，冗余解碼器15C在結(jié)構(gòu)和操作上與圖8所示的冗余解碼器15B相同，冗余解碼器15C包括一個(gè)“與”門203A，代替“或”門203。因此，分別以15C-1、15C-2、15C-3、…、等等描繪第一冗余解碼電路、第二冗余解碼電路、第三冗余解碼電路、…、等等。
第一、第二、第三冗余解碼電路15C-1、15C-2、15C-3、…、等等的每一個(gè)被提供地址信號(hào)的行地址X1T-X8T，互補(bǔ)地址信號(hào)的互補(bǔ)行地址X1N-X8N，和測(cè)試模式信號(hào)110。
第一、第二、第三冗余解碼電路15C-1、15C-2、15C-3、…、等等產(chǎn)生提供給“與”門203A的第一、第二、第三冗余解碼信號(hào)105′-1、105′-2、105′-3、…、等等?！芭c”門203A對(duì)第一、第二、第三冗余解碼信號(hào)105′-1、105′-2、105′-3、…、等等進(jìn)行邏輯″或″運(yùn)算，以產(chǎn)生“與”運(yùn)算信號(hào)作為解碼禁止信號(hào)106′。
參考圖13，說明圖12所示的第一冗余解碼電路15C-1。第一冗余解碼電路15C-1包括第一位冗余解碼電路51B和測(cè)試冗余解碼電路60B。雖然第一冗余解碼電路15C-1還包括第二至第八位冗余解碼電路，其說明從圖中省略。這是由于第二至第八位冗余解碼電路中的每一個(gè)的結(jié)構(gòu)和操作與第一位冗余解碼電路51B的相同。
第一位冗余解碼電路51B被提供行地址的第一位X1T和互補(bǔ)行地址的第一互補(bǔ)位X1N。第一位冗余解碼電路51B包括一個(gè)第一熔斷電路511A和四個(gè)P溝道MOS晶體管30A、31A、32A、和33A。第一熔斷電路511A包括第一熔絲23、兩個(gè)倒相器24和25、和一個(gè)P溝道MOS晶體管36A。
第一熔絲23具有被提供接地或低電平電位的一端和連接到倒相器24的一個(gè)輸入端和P溝道MOS晶體管36A的漏極的另一端。P溝道MOS晶體管36A有一個(gè)被提供高電平電位的源極和一個(gè)連接到倒相器24的輸出端的柵極。倒相器24的輸出端連接到倒相器25的輸入端。第一熔斷電路511A中的倒相器24的輸出端產(chǎn)生第一位熔斷輸出信號(hào)。另外，第一熔斷電路511中的倒相器25的輸出端產(chǎn)生第一互補(bǔ)位熔斷輸出信號(hào)。
假設(shè)不熔斷或不調(diào)整第一熔絲23。這種情況下，倒相器24被提供具有邏輯低電平的信號(hào)，然后，倒相器24產(chǎn)生具有表示無效的邏輯高電平的第一位熔斷輸出信號(hào)。由于倒相器25倒相第一位熔斷輸出信號(hào)，倒相器25產(chǎn)生具有表示有效的邏輯低電平的第一互補(bǔ)位熔斷輸出信號(hào)。
假設(shè)熔斷或調(diào)整第一熔絲23。這種情況下，倒相器24被提供具有邏輯高電平的信號(hào)，然后倒相器24產(chǎn)生具有表示有效的邏輯低電平的第一位熔斷輸出信號(hào)。倒相器25產(chǎn)生具有表示無效的邏輯高電平的第一互補(bǔ)位熔斷輸出信號(hào)。響應(yīng)具有邏輯低電平的第一位熔斷輸出信號(hào)，P溝道MOS晶體管36A導(dǎo)通，以便將倒相器24的輸入端固定到邏輯高電平。結(jié)果是，穩(wěn)定倒相器24的工作。
P溝道MOS晶體管30A具有一個(gè)連接到公共節(jié)點(diǎn)41或第一冗余解碼信號(hào)線的漏極，和一個(gè)被提供第一位熔斷輸出信號(hào)的柵極。P溝道MOS晶體管31A具有一個(gè)連接到P溝道晶體管30A源極的漏極，一個(gè)被提供行地址的第一位X1T的柵極，和一個(gè)被提供高電平電位的源極。P溝道MOS晶體管32A具有一個(gè)連接到公共節(jié)點(diǎn)41的漏極和一個(gè)被提供第一互補(bǔ)位熔斷輸出信號(hào)的柵極。P溝道MOS晶體管33A具有一個(gè)連接到P溝道MOS晶體管32A源極的漏極，一個(gè)被提供互補(bǔ)行地址的第一互補(bǔ)位X1N的柵極，和一個(gè)被提供高電平電位的源極。
向P溝道MOS晶體管30A的柵極提供具有邏輯低電平的第一位熔斷輸出信號(hào)，P溝道MOS晶體管30A導(dǎo)通。向P溝道MOS晶體管31A的柵極提供具有邏輯低電平的行地址的第一位X1T，P溝道MOS晶體管31A導(dǎo)通。當(dāng)P溝道MOS晶體管30A和31A都導(dǎo)通時(shí)，公共節(jié)點(diǎn)41為邏輯高電平電位。向P溝道MOS晶體管32A的柵極提供具有邏輯低電平的第一互補(bǔ)位熔斷輸出信號(hào)，P溝道MOS晶體管32A導(dǎo)通。向P溝道MOS晶體管33A的柵極提供具有邏輯低電平的互補(bǔ)行地址的第一互補(bǔ)位X1N，P溝道MOS晶體管33A導(dǎo)通。當(dāng)P溝道MOS晶體管32A和33A都導(dǎo)通時(shí)，公共節(jié)點(diǎn)41為邏輯高電平電位。
測(cè)試冗余解碼電路60B被提供測(cè)試模式信號(hào)110。測(cè)試冗余解碼電路60B包括一個(gè)測(cè)試熔斷電路61A和兩個(gè)P溝道MOS晶體管34A和35A。測(cè)試熔斷電路61A包括一個(gè)測(cè)試熔絲29，兩個(gè)倒相器26和27，和一個(gè)P溝道MOS晶體管28A。
測(cè)試熔絲29具有被提供接地或低電平電位的一端和連接到倒相器26的一個(gè)輸入端和P溝道MOS晶體管28A漏極的另一端。P溝道MOS晶體管28A具有一個(gè)被提供高電平電位的源極和一個(gè)連接到倒相對(duì)26輸出端的柵極。倒相器26的輸出端連接到倒相器27的輸入端。測(cè)試熔斷電路61B中的倒相器27具有產(chǎn)生測(cè)試熔斷輸出信號(hào)的輸出端。
假設(shè)不熔斷或不調(diào)整測(cè)試熔絲29。這種情況下，倒相器26被提供具有邏輯高電平的低電平電位，然后，倒相器26產(chǎn)生具有邏輯高電平的輸出信號(hào)。由于倒相器27將倒相器26的輸出信號(hào)倒相，倒相器27產(chǎn)生具有表示有效的邏輯低電平的測(cè)試熔斷輸出信號(hào)。
假設(shè)熔斷或調(diào)整測(cè)試熔絲29。這種情況下，倒相器26被提供具有邏輯高電平的信號(hào)，然后倒相器26產(chǎn)生具有邏輯低電平的輸出信號(hào)。倒相器27產(chǎn)生具有表示無效的邏輯高電平的測(cè)試熔斷輸出信號(hào)。響應(yīng)來自倒相器26具有邏輯低電平的輸出信號(hào)，P溝道MOS晶體管28A導(dǎo)通，以便將倒相器26的輸入端固定在邏輯高電平。結(jié)果是，穩(wěn)定倒相器26的工作。
P溝道MOS晶體管34A具有一個(gè)連接到公共節(jié)點(diǎn)41的漏極和一個(gè)被提供測(cè)試熔斷輸出信號(hào)的柵極。P溝道MOS晶體管35A具有一個(gè)連接到P溝道晶體管34A源極的漏極，一個(gè)被提供測(cè)試模式信號(hào)110的柵極，和一個(gè)被提供高電平電位的源極。
向P溝道MOS晶體管34A的柵極提供具有邏輯低電平的測(cè)試熔斷輸出信號(hào)，P溝道MOS晶體管34A導(dǎo)通。換句話說，如果不熔斷或不調(diào)整測(cè)試熔絲29,P溝道MOS晶體管34A導(dǎo)通。向P溝道MOS晶體管35A的柵極提供具有邏輯低電平的測(cè)試模式信號(hào)110,P溝道MOS晶體管35A導(dǎo)通。當(dāng)P溝道MOS晶體管34A和35A都導(dǎo)通時(shí)，公共節(jié)點(diǎn)41為邏輯高電平電位。
第一冗余解碼電路15C-1還包括一個(gè)N溝道MOS晶體管37A。N溝道MOS晶體管37A具有被提供接地或低電平電位的源極，一個(gè)被提供第一控制信號(hào)103′a的柵極，和一個(gè)連接到公共節(jié)點(diǎn)41的漏極。向N溝道MOS晶體管37A的柵極提供具有邏輯高電平的第一控制信號(hào)103′a,P溝道MOS晶體管導(dǎo)通，使公共節(jié)點(diǎn)41為邏輯低電平。就是說，在替換前對(duì)冗余存儲(chǔ)單元陣列14′的第一行進(jìn)行測(cè)試時(shí)，N溝道MOS晶體管37A作為用于使帶有低電平電位的第一冗余解碼信號(hào)線41放電的放電裝置。
通過該結(jié)構(gòu)，在替換前對(duì)冗余存儲(chǔ)單元陣列14′中的第一行進(jìn)行測(cè)試的情況下，將行地址的第一至第八位X1T至X8T全部設(shè)定成邏輯低電平，即″0000 0000″。這種情況下，互補(bǔ)行地址的第一至第八互補(bǔ)位X1N至X8N正當(dāng)?shù)厝孔兂蛇壿嫺唠娖?，即?111 1111″。另外，第一冗余解碼電路15C-1產(chǎn)生具有表示有效的邏輯低電平的第一冗余解碼信號(hào)105′-1。
參考圖14，說明冗余解碼器15C中使用的另一種冗余解碼電路。圖14僅示出一個(gè)第一冗余解碼電路15C-1A。這是由于第二冗余解碼電路、第三冗余解碼電路、…、等等的結(jié)構(gòu)和操作與第一冗余解碼電路15C-1A的相同。
第一冗余解碼電路15C-1A包括第一至第八位冗余解碼電路51C、52C、53C、…、等等，測(cè)試冗余解碼電路60C，和“或”電路38A。圖中省略第二至第八位冗余解碼電路52C、53C、…、等等的說明。這是由于第二至第八位冗余解碼電路52C、53C、…、等中每一個(gè)的結(jié)構(gòu)和操作與第一位冗余解碼電路51C相同。
除第一位冗余解碼電路51C包括兩個(gè)P溝道MOS晶體管42A和43A代替四個(gè)P溝道MOS晶體管30A、31A、32A、和33A外，第一位冗余解碼電路51C與圖13所示的第一位冗余解碼電路51B相同。
第一位冗余解碼電路51C具有第一位冗余輸出節(jié)點(diǎn)411，用于以邏輯低電平向或電路38A提供表示有效的第一位冗余解碼信號(hào)。P溝道MOS晶體管42A具有一個(gè)連接到第一位冗余輸出節(jié)點(diǎn)411的漏極，一個(gè)被提供第一互補(bǔ)位熔斷輸出信號(hào)的柵極，和一個(gè)被提供行地址的第一位X1T的源極。P溝道MOS晶體管43A具有一個(gè)連接到第一位冗余輸出節(jié)點(diǎn)411的漏極，一個(gè)被提供第一位熔斷輸出信號(hào)的柵極，和一個(gè)被提供互補(bǔ)行地址的第一互補(bǔ)位X1N的源極。
向P溝道MOS晶體管42A的柵極提供具有邏輯低電平的第一互補(bǔ)位熔斷輸出信號(hào)，P溝道MOS晶體管42A導(dǎo)通，以便從第一位冗余輸出節(jié)點(diǎn)411向“或”電路38A的輸入端提供行地址的第一位X1T。向P溝道MOS晶體管43A的柵極提供具有邏輯低電平的第一位熔斷輸出信號(hào)，P溝道MOS晶體管43A導(dǎo)通，以便從第一位冗余輸出節(jié)點(diǎn)411向“或”電路38A的輸入端提供互補(bǔ)行地址的第一互補(bǔ)位X1N。
同樣，第二至第八位冗余解碼電路52C、53C、…、等等產(chǎn)生提供給“或”電路38A的相應(yīng)輸入端的第二至第八位冗余解碼信號(hào)。
除測(cè)試冗余解碼電路60C包括與“或非”電路40A代替兩個(gè)P溝道MOS晶體管34A和35A外，測(cè)試冗余解碼電路60C的結(jié)構(gòu)和操作與圖13所示的測(cè)試冗余解碼電路60B相同。
“或非”電路40A具有一個(gè)被提供測(cè)試熔斷輸出信號(hào)的輸入端和被提供測(cè)試模式信號(hào)110的另一個(gè)輸入端。“或非”電路40A有一個(gè)連接到“或”電路38A另一個(gè)輸入端的輸出端?！盎蚍恰彪娐?0A對(duì)測(cè)試熔斷輸出信號(hào)和測(cè)試模式信號(hào)110進(jìn)行“或非”運(yùn)算，以產(chǎn)生或非運(yùn)算信號(hào)作為提供給“或”電路38A另一端的測(cè)試冗余解碼信號(hào)。就是說，“或非”電路40A作為把測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)110組合以產(chǎn)生組合信號(hào)作為測(cè)試冗余解碼信號(hào)的組合裝置操作。
“或”電路38A對(duì)測(cè)試冗余解碼信號(hào)和第一至第八位冗余解碼信號(hào)進(jìn)行“或”運(yùn)算，以產(chǎn)生作為第一冗余解碼信號(hào)105′-1的“或”運(yùn)算信號(hào)。
通過該結(jié)構(gòu)，在替換前對(duì)冗余存儲(chǔ)單元陣列14′中的第一行進(jìn)行測(cè)試的情況下，行地址的第一至第八位X1T至X8T同樣全部設(shè)定為邏輯低電平，即″0000 0000″。另外，第一冗余解碼電路15C-1A也產(chǎn)生具有表示有效的邏輯低電平的第一冗余解碼信號(hào)105′-1。
雖然至此已結(jié)合幾個(gè)優(yōu)選實(shí)施例描述了本發(fā)明，現(xiàn)在，本領(lǐng)域技術(shù)人員很容易以各種其它方式實(shí)施本發(fā)明。例如，行地址的長(zhǎng)度不限于8位。另外，行和列在正規(guī)存儲(chǔ)單元陣列和冗余存儲(chǔ)單元陣列中可以互相改變。這種情況下，冗余解碼器作為被提供列地址和互補(bǔ)列地址代替行地址和互補(bǔ)行地址的備用列解碼器。這種情況下，冗余存儲(chǔ)單元陣列的每列通過替換被診斷為有缺陷列的正規(guī)存儲(chǔ)單元陣列有缺陷的一列來進(jìn)行替換操作。此外，冗余解碼器可以是被提供地址信號(hào)和互補(bǔ)地址信號(hào)的備用解碼器。這種情況下，冗余存儲(chǔ)單元陣列的每個(gè)冗余存儲(chǔ)單元通過替換被診斷為有缺陷存儲(chǔ)單元的正規(guī)存儲(chǔ)單元陣列的有缺陷的正規(guī)存儲(chǔ)單元來進(jìn)行替換操作。
權(quán)利要求
1．一種半導(dǎo)體存儲(chǔ)器件，包括由多個(gè)以第一至第M行和第一至第N列的矩陣形式排列的正規(guī)存儲(chǔ)單元組成的正規(guī)存儲(chǔ)單元陣列，其中M和N表示各自不小于2的第一和第二正整數(shù)；一個(gè)連接到所述正規(guī)存儲(chǔ)單元陣列并被提供解碼禁止信號(hào)、地址信號(hào)、和具有與地址信號(hào)相反邏輯值的互補(bǔ)地址信號(hào)的正規(guī)解碼器，當(dāng)解碼禁止信號(hào)表示無效時(shí)，用于把地址信號(hào)和互補(bǔ)地址信號(hào)解碼成用于啟動(dòng)正規(guī)存儲(chǔ)單元之一的信號(hào)；由多個(gè)以第一至第P行和第一至第N列的矩陣形式排列的冗余存儲(chǔ)單元組成的冗余存儲(chǔ)單元陣列，其中P表示不小于2的第三正整數(shù)，所述冗余存儲(chǔ)單元陣列第一至第P行的每一行通過替換被診斷為有缺陷行的所述正規(guī)存儲(chǔ)單元陣列第一至第M行中有缺陷行來執(zhí)行替換操作；和一個(gè)連接到所述冗余存儲(chǔ)單元陣列和正規(guī)解碼器并被提供測(cè)試模式信號(hào)的冗余解碼器，所述冗余解碼器包括分別連接到所述冗余存儲(chǔ)單元陣列的第一至第P行的第一至第P個(gè)冗余解碼電路，所述第一至所述第P個(gè)冗余解碼電路中的每一個(gè)電路被提供地址信號(hào)中的行地址、互補(bǔ)地址信號(hào)中的互補(bǔ)行地址、和測(cè)試模式信號(hào)，第P個(gè)冗余解碼電路設(shè)置有與所述正規(guī)存儲(chǔ)單元陣列缺陷行的地址相同的第P個(gè)冗余行地址，其中P表示1至P中的每一個(gè)，當(dāng)所述第p個(gè)冗余解碼電路被提供表示第p個(gè)冗余行地址的行地址和互補(bǔ)行地址時(shí)，所述第P個(gè)冗余解碼電路向所述冗余存儲(chǔ)單元陣列的第p行提供用于啟動(dòng)所述冗余存儲(chǔ)單元陣列第p行的第p個(gè)冗余解碼信號(hào)，所述第一至所述第P個(gè)冗余解碼電路被以不同順序提供地址信號(hào)的行地址和互補(bǔ)地址信號(hào)的互補(bǔ)行地址，以便以相反順序提供至少一對(duì)行地址中的位和互補(bǔ)行地址中的對(duì)應(yīng)位，所述冗余解碼器還包括連接在所述第一至所述第P個(gè)冗余解碼電路和所述正規(guī)解碼器之間的解碼禁止信號(hào)產(chǎn)生裝置，用于在第一至第P個(gè)冗余解碼信號(hào)中的任何一個(gè)表示有效時(shí)產(chǎn)生表示有效的解碼禁止信號(hào)。
2．根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“或”門，用于產(chǎn)生以邏輯高電平表示有效的解碼禁止信號(hào)，所述第P個(gè)冗余解碼電路經(jīng)第P條冗余解碼信號(hào)線產(chǎn)生第P個(gè)冗余解碼信號(hào)，其中所述第P個(gè)冗余解碼電路包括充電裝置，用于在替換前對(duì)所述冗余存儲(chǔ)單元陣列的第P行進(jìn)行測(cè)試時(shí)用高電平電位對(duì)第P條冗余解碼信號(hào)線充電；和一個(gè)被提供以邏輯低電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括一個(gè)測(cè)試熔絲的測(cè)試熔斷電路組成，測(cè)試熔絲的一端被提供高電位電平，在不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯高電平表示有效的測(cè)試熔斷輸出信號(hào)。
3．根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中所述充電裝置是一個(gè)P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有一個(gè)被提供高電平電位的源極，一個(gè)連接到第P條冗余解碼信號(hào)線的漏極，和一個(gè)被提供以邏輯低電平表示有效的控制信號(hào)的柵極。
4．根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第一初級(jí)主電極，被提供測(cè)試熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的測(cè)試熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供測(cè)試模式信號(hào)的第二控制電極，和被提供低電平電位的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的測(cè)試模式信號(hào)導(dǎo)通。
5．根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
6．根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
7．根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，行地址包括第一至第Q位，而互補(bǔ)行地址包括第1至第Q互補(bǔ)位，其中Q表示不小于2的第四正整數(shù)，所述第三正整數(shù)P不大于2Q，其中所述第P個(gè)冗余解碼電路進(jìn)一步包括連接到第P條冗余解碼信號(hào)線的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供行地址的第q位和互補(bǔ)行地址的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供高電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯低電平表示無效的第q位熔斷輸出信號(hào)和以邏輯高電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)。
8．根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第一初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止；第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供第q位行地址和第q互補(bǔ)位互補(bǔ)行地址之一的第二控制電極，和被提供低電平電位的第二次級(jí)主電極，當(dāng)所述第q位行地址和第q互補(bǔ)位互補(bǔ)行地址之一表示邏輯高電平時(shí)，所述第二開關(guān)裝置導(dǎo)通；第三開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第三初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第三控制電極，和第三次級(jí)主電極，所述第三開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第四開關(guān)裝置，具有連接到所述第三開關(guān)裝置的第三次級(jí)主電極的第四初級(jí)主電極，被提供第q位行地址和第q互補(bǔ)位互補(bǔ)行地址中另一個(gè)地址的第四控制電極，和被提供低電平電位的第四次級(jí)主電極，當(dāng)所述第q位行地址和第q互補(bǔ)位互補(bǔ)行地址中的另一個(gè)地址表示邏輯低電平時(shí)，所述第四開關(guān)裝置截止。
9．根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極，所述第三開關(guān)裝置是一個(gè)第三N溝道MOS晶體管，該N溝道MOS晶體管具有作為第三初級(jí)主電極的第三漏極，作為第三控制電極的第三柵極，和作為第三次級(jí)主電極的第三源極，所述第四開關(guān)裝置是一個(gè)第四N溝道MOS晶體管，該N溝道MOS晶體管具有作為第四初級(jí)主電極的第四漏極，作為第四控制電極的第四柵極，和作為第四次級(jí)主電極的第四源極。
10．根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
11．根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“或”門，用于產(chǎn)生以邏輯高電平表示有效的解碼禁止信號(hào)，所述第P個(gè)冗余解碼電路經(jīng)“與”電路產(chǎn)生第P個(gè)冗余解碼信號(hào)，其中所述第P個(gè)冗余解碼電路包括一個(gè)被提供以邏輯低電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括具有一個(gè)被提供高電平電位端的測(cè)試熔絲的測(cè)試熔斷電路組成，當(dāng)不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯高電平表示有效的測(cè)試熔斷輸出信號(hào)，所述測(cè)試冗余解碼電路向所述“與”電路提供以邏輯高電平表示有效的測(cè)試冗余解碼信號(hào)。
12．根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括連接到所述測(cè)試熔斷電路并被提供測(cè)試模式信號(hào)的組合裝置，用于將測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)組合以產(chǎn)生作為測(cè)試冗余解碼信號(hào)的組合信號(hào)。
13．根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器件，其中所述組合裝置是一個(gè)“與非”電路，用于對(duì)測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)進(jìn)行“與非”運(yùn)算，以產(chǎn)生作為組合信號(hào)的“與非”運(yùn)算信號(hào)。
14．根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
15．根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器件，行地址包括第一至第Q位，而互補(bǔ)行地址包括第1至第Q互補(bǔ)位，其中Q表示不小于2的第四正整數(shù)，所述第三正整數(shù)P不大于2Q，其中所述第P個(gè)冗余解碼電路進(jìn)一步包括連接到“與”電路輸入端的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供行地址的第q位和互補(bǔ)行地址的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供高電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯低電平表示無效的第q位熔斷輸出信號(hào)和以邏輯高電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)，所述第一q位冗余解碼電路具有一個(gè)第q位冗余輸出節(jié)點(diǎn)，用于向所述“與”電路提供以邏輯高電平表示有效的第q位冗余解碼信號(hào)。
16．根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第一初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第一控制電極，和被提供行地址的第q位和互補(bǔ)行地址的第q互補(bǔ)位之一的第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第二初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第二控制電極，和被提供行地址的第q位和互補(bǔ)行地址的第q互補(bǔ)位中另一個(gè)地址的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止。
17．根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
18．根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
19．根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，所述第p冗余解碼電路經(jīng)第p條冗余解碼信號(hào)線產(chǎn)生第p冗余解碼信號(hào)，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“與”門，用于產(chǎn)生以邏輯低電平表示有效的解碼禁止信號(hào)，其中所述第P冗余解碼電路包括放電裝置，用于在替換前對(duì)所述冗余存儲(chǔ)單元陣列的第P行進(jìn)行測(cè)試時(shí)用低電平電位使第P條冗余解碼信號(hào)線放電；和一個(gè)被提供以邏輯高電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括一個(gè)測(cè)試熔絲的測(cè)試熔斷電路組成，測(cè)試熔絲的一端被提供低電位電平，在不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯低電平表示有效的測(cè)試熔斷輸出信號(hào)。
20．根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)器件，其中所述放電裝置是一個(gè)N溝道MOS晶體管，該N溝道MOS晶體管具有一個(gè)被提供低電平電位的源極，一個(gè)連接到第P條冗余解碼信號(hào)線的漏極，和一個(gè)被提供以邏輯高電平表示有效的控制信號(hào)的柵極。
21．根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第一初級(jí)主電極，被提供測(cè)試熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的測(cè)試熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供測(cè)試模式信號(hào)的第二控制電極，和被提供高電平電位的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的測(cè)試模式信號(hào)導(dǎo)通。
22．根據(jù)權(quán)利要求21所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
23．根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
24．根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)器件，行地址包括第一至第Q位，而互補(bǔ)行地址包括第1至第Q互補(bǔ)位，其中Q表示不小于2的第四正整數(shù)，所述第三正整數(shù)P不大于2Q，其中所述第P個(gè)冗余解碼電路進(jìn)一步包括連接到第P條冗余解碼信號(hào)線的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供行地址的第q位和互補(bǔ)行地址的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供低電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯高電平表示無效的第q位熔斷輸出信號(hào)和以邏輯低電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)。
25．根據(jù)權(quán)利要求24所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第一初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止；第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供第q位行地址和第q互補(bǔ)位互補(bǔ)行地址之一的第二控制電極，和被提供高電平電位的第二次級(jí)主電極，當(dāng)所述第q位行地址和第q互補(bǔ)位互補(bǔ)行地址之一表示邏輯低電平時(shí)，所述第二開關(guān)裝置導(dǎo)通；第三開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第三初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第三控制電極，和第三次級(jí)主電極，所述第三開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第四開關(guān)裝置，具有連接到所述第三開關(guān)裝置的第三次級(jí)主電極的第四初級(jí)主電極，被提供第q位行地址和第q互補(bǔ)位互補(bǔ)行地址中另一個(gè)地址的第四控制電極，和被提供高電平電位的第四次級(jí)主電極，當(dāng)所述第q位行地址和第q互補(bǔ)位互補(bǔ)行地址中的另一個(gè)地址表示邏輯高電平時(shí)，所述第四開關(guān)裝置截止。
26．根據(jù)權(quán)利要求25所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極，所述第三開關(guān)裝置是一個(gè)第三P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第三初級(jí)主電極的第三漏極，作為第三控制電極的第三柵極，和作為第三次級(jí)主電極的第三源極，所述第四開關(guān)裝置是一個(gè)第四P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第四初級(jí)主電極的第四漏極，作為第四控制電極的第四柵極，和作為第四次級(jí)主電極的第四源極。
27．根據(jù)權(quán)利要求24所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
28．根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“與”門，用于產(chǎn)生以邏輯低電平表示有效的解碼禁止信號(hào)，所述第P個(gè)冗余解碼電路經(jīng)“或”電路產(chǎn)生第P個(gè)冗余解碼信號(hào)，其中所述第P個(gè)冗余解碼電路包括一個(gè)被提供以邏輯高電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括具有一個(gè)被提供低電平電位端的測(cè)試熔絲的測(cè)試熔斷電路組成，當(dāng)不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯低電平表示有效的測(cè)試熔斷輸出信號(hào)，所述測(cè)試冗余解碼電路向所述“與”電路提供以邏輯低電平表示有效的測(cè)試冗余解碼信號(hào)。
29．根據(jù)權(quán)利要求28所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括連接到所述測(cè)試熔斷電路并被提供測(cè)試模式信號(hào)的組合裝置，用于將測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)組合以產(chǎn)生作為測(cè)試冗余解碼信號(hào)的組合信號(hào)。
30．根據(jù)權(quán)利要求29所述的半導(dǎo)體存儲(chǔ)器件，其中所述組合裝置是一個(gè)“或非”電路，用于對(duì)測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)進(jìn)行“或非”運(yùn)算，以產(chǎn)生作為組合信號(hào)的“或非”運(yùn)算信號(hào)。
31．根據(jù)權(quán)利要求28所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
32．根據(jù)權(quán)利要求28所述的半導(dǎo)體存儲(chǔ)器件，行地址包括第一至第Q位，而互補(bǔ)行地址包括第1至第Q互補(bǔ)位，其中Q表示不小于2的第四正整數(shù)，所述第三正整數(shù)P不大于2Q，其中所述第P個(gè)冗余解碼電路進(jìn)一步包括連接到“或”電路輸入端的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供行地址的第q位和互補(bǔ)行地址的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供低電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯高電平表示無效的第q位熔斷輸出信號(hào)和以邏輯低電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)，所述第一q位冗余解碼電路具有一個(gè)第q位冗余輸出節(jié)點(diǎn)，用于向所述“或”電路提供以邏輯低電平表示有效的第q位冗余解碼信號(hào)。
33．根據(jù)權(quán)利要求32所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第一初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第一控制電極，和被提供行地址的第q位和互補(bǔ)行地址的第q互補(bǔ)位之一的第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第二初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第二控制電極，和被提供行地址的第q位和互補(bǔ)行地址的第q互補(bǔ)位中另一個(gè)地址的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止。
34．根據(jù)權(quán)利要求33所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
35．根據(jù)權(quán)利要求32所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
36．一種半導(dǎo)體存儲(chǔ)器件，包括由多個(gè)以第一至第M行和第一至第N列的矩陣形式排列的正規(guī)存儲(chǔ)單元組成的正規(guī)存儲(chǔ)單元陣列，其中M和N表示各自不小于2的第一和第二正整數(shù)；一個(gè)連接到所述正規(guī)存儲(chǔ)單元陣列并被提供解碼禁止信號(hào)、地址信號(hào)、和具有與地址信號(hào)相反邏輯值的互補(bǔ)地址信號(hào)的正規(guī)解碼器，當(dāng)解碼禁止信號(hào)表示無效時(shí)，用于把地址信號(hào)和互補(bǔ)地址信號(hào)解碼成用于啟動(dòng)正規(guī)存儲(chǔ)單元之一的信號(hào)；由多個(gè)以第一至第M行和第一至第P列的矩陣形式排列的冗余存儲(chǔ)單元組成的冗余存儲(chǔ)單元陣列，其中P表示不小于2的第三正整數(shù)，所述冗余存儲(chǔ)單元陣列第一至第P列的每一列通過替換被診斷為有缺陷列的所述正規(guī)存儲(chǔ)單元陣列第一至第M列中有缺陷列來執(zhí)行替換操作；和一個(gè)連接到所述冗余存儲(chǔ)單元陣列和所述正規(guī)解碼器并被提供測(cè)試模式信號(hào)的冗余解碼器，所述冗余解碼器包括分別連接到所述冗余存儲(chǔ)單元陣列的第一至第P行的第一至第P個(gè)冗余解碼電路，所述第一至所述第P個(gè)冗余解碼電路中的每一個(gè)電路被提供地址信號(hào)中的列地址、互補(bǔ)地址信號(hào)中的互補(bǔ)列地址、和測(cè)試模式信號(hào)，第P個(gè)冗余解碼電路設(shè)置有與所述正規(guī)存儲(chǔ)單元陣列缺陷列的地址相同的第P個(gè)冗余列地址，其中P表示1至P中的每一個(gè)，當(dāng)所述第p個(gè)冗余解碼電路被提供表示第p個(gè)冗余列地址的列地址和互補(bǔ)列地址時(shí)，所述第P個(gè)冗余解碼電路向所述冗余存儲(chǔ)單元陣列的第p列提供用于啟動(dòng)所述冗余存儲(chǔ)單元陣列第p列的第p個(gè)冗余解碼信號(hào)，所述第一至所述第P個(gè)冗余解碼電路被以不同順序提供地址信號(hào)的列地址和互補(bǔ)地址信號(hào)的互補(bǔ)列地址，以便以相反順序提供至少一對(duì)列地址中的位和互補(bǔ)列地址中的對(duì)應(yīng)位，所述冗余解碼器還包括連接在所述第一至所述第P個(gè)冗余解碼電路和所述正規(guī)解碼器之間的解碼禁止信號(hào)產(chǎn)生裝置，用于在第一至第P個(gè)冗余解碼信號(hào)中的任何一個(gè)表示有效時(shí)產(chǎn)生表示有效的解碼禁止信號(hào)。
37．根據(jù)權(quán)利要求36所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“或”門，用于產(chǎn)生以邏輯高電平表示有效的解碼禁止信號(hào)，所述第P個(gè)冗余解碼電路經(jīng)第P條冗余解碼信號(hào)線產(chǎn)生第P個(gè)冗余解碼信號(hào)，其中所述第P個(gè)冗余解碼電路包括充電裝置，用于在替換前對(duì)所述冗余存儲(chǔ)單元陣列的第P列進(jìn)行測(cè)試時(shí)用高電平電位對(duì)第P條冗余解碼信號(hào)線充電；和一個(gè)被提供以邏輯低電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括一個(gè)測(cè)試熔絲的測(cè)試熔斷電路組成，測(cè)試熔絲的一端被提供高電位電平，在不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯高電平表示有效的測(cè)試熔斷輸出信號(hào)。
38．根據(jù)權(quán)利要求37所述的半導(dǎo)體存儲(chǔ)器件，其中所述充電裝置是一個(gè)P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有一個(gè)被提供高電平電位的源極，一個(gè)連接到第P條冗余解碼信號(hào)線的漏極，和一個(gè)被提供以邏輯低電平表示有效的控制信號(hào)的柵極。
39．根據(jù)權(quán)利要求37所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第一初級(jí)主電極，被提供測(cè)試熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的測(cè)試熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供測(cè)試模式信號(hào)的第二控制電極，和被提供低電平電位的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的測(cè)試模式信號(hào)導(dǎo)通。
40．根據(jù)權(quán)利要求39所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
41．根據(jù)權(quán)利要求37所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
42．根據(jù)權(quán)利要求37所述的半導(dǎo)體存儲(chǔ)器件，列地址包括第一至第Q位，而互補(bǔ)列地址包括第1至第Q互補(bǔ)位，其中Q表示不小于2的第四正整數(shù)，所述第三正整數(shù)P不大于2Q，其中所述第P個(gè)冗余解碼電路進(jìn)一步包括連接到第P條冗余解碼信號(hào)線的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供列地址的第q位和互補(bǔ)列地址的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供高電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯低電平表示無效的第q位熔斷輸出信號(hào)和以邏輯高電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)。
43．根據(jù)權(quán)利要求42所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第一初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止；第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供第q位列地址和第q互補(bǔ)位互補(bǔ)列地址之一的第二控制電極，和被提供低電平電位的第二次級(jí)主電極，當(dāng)所述第q位列地址和第q互補(bǔ)位互補(bǔ)列地址之一表示邏輯高電平時(shí)，所述第二開關(guān)裝置導(dǎo)通；第三開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第三初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第三控制電極，和第三次級(jí)主電極，所述第三開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第四開關(guān)裝置，具有連接到所述第三開關(guān)裝置的第三次級(jí)主電極的第四初級(jí)主電極，被提供第q位列地址和第q互補(bǔ)位互補(bǔ)列地址中另一個(gè)地址的第四控制電極，和被提供低電平電位的第四次級(jí)主電極，當(dāng)所述第q位列地址和第q互補(bǔ)位互補(bǔ)列地址中的另一個(gè)地址表示邏輯低電平時(shí)，所述第四開關(guān)裝置截止。
44．根據(jù)權(quán)利要求43所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極，所述第三開關(guān)裝置是一個(gè)第三N溝道MOS晶體管，該N溝道MOS晶體管具有作為第三初級(jí)主電極的第三漏極，作為第三控制電極的第三柵極，和作為第三次級(jí)主電極的第三源極，所述第四開關(guān)裝置是一個(gè)第四N溝道MOS晶體管，該N溝道MOS晶體管具有作為第四初級(jí)主電極的第四漏極，作為第四控制電極的第四柵極，和作為第四次級(jí)主電極的第四源極。
45．根據(jù)權(quán)利要求42所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
46．根據(jù)權(quán)利要求36所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“或”門，用于產(chǎn)生以邏輯高電平表示有效的解碼禁止信號(hào)，所述第P個(gè)冗余解碼電路經(jīng)“與”電路產(chǎn)生第P個(gè)冗余解碼信號(hào)，其中所述第P個(gè)冗余解碼電路包括一個(gè)被提供以邏輯低電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括具有一個(gè)被提供高電平電位端的測(cè)試熔絲的測(cè)試熔斷電路組成，當(dāng)不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯高電平表示有效的測(cè)試熔斷輸出信號(hào)，所述測(cè)試冗余解碼電路向所述“與”電路提供以邏輯高電平表示有效的測(cè)試冗余解碼信號(hào)。
47．根據(jù)權(quán)利要求46所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括連接到所述測(cè)試熔斷電路并被提供測(cè)試模式信號(hào)的組合裝置，用于將測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)組合以產(chǎn)生作為測(cè)試冗余解碼信號(hào)的組合信號(hào)。
48．根據(jù)權(quán)利要求47所述的半導(dǎo)體存儲(chǔ)器件，其中所述組合裝置是一個(gè)“與非”電路，用于對(duì)測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)進(jìn)行“與非”運(yùn)算，以產(chǎn)生作為組合信號(hào)的“與非”運(yùn)算信號(hào)。
49．根據(jù)權(quán)利要求46所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
50．根據(jù)權(quán)利要求46所述的半導(dǎo)體存儲(chǔ)器件，列地址包括第一至第Q位，而互補(bǔ)列地址包括第1至第Q互補(bǔ)位，其中Q表示不小于2的第四正整數(shù)，所述第三正整數(shù)P不大于2Q，其中所述第P個(gè)冗余解碼電路進(jìn)一步包括連接到“與”電路輸入端的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供列地址的第q位和互補(bǔ)列地址的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供高電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯低電平表示無效的第q位熔斷輸出信號(hào)和以邏輯高電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)，所述第一q位冗余解碼電路具有一個(gè)第q位冗余輸出節(jié)點(diǎn)，用于向所述“與”電路提供以邏輯高電平表示有效的第q位冗余解碼信號(hào)。
51．根據(jù)權(quán)利要求50所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第一初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第一控制電極，和被提供列地址的第q位和互補(bǔ)列地址的第q互補(bǔ)位之一的第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第二初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第二控制電極，和被提供列地址的第q位和互補(bǔ)列地址的第q互補(bǔ)位中另一個(gè)地址的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止。
52．根據(jù)權(quán)利要求51所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
53．根據(jù)權(quán)利要求50所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
54．根據(jù)權(quán)利要求36所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“與”門，用于產(chǎn)生以邏輯低電平表示有效的解碼禁止信號(hào)，所述第p冗余解碼電路經(jīng)第p條冗余解碼信號(hào)線產(chǎn)生第p冗余解碼信號(hào)，其中所述第P冗余解碼電路包括放電裝置，用于在替換前對(duì)所述冗余存儲(chǔ)單元陣列的第P列進(jìn)行測(cè)試時(shí)用低電平電位使第P條冗余解碼信號(hào)線放電；和一個(gè)被提供以邏輯高電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括一個(gè)測(cè)試熔絲的測(cè)試熔斷電路組成，測(cè)試熔絲的一端被提供低電位電平，在不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯低電平表示有效的測(cè)試熔斷輸出信號(hào)。
55．根據(jù)權(quán)利要求54所述的半導(dǎo)體存儲(chǔ)器件，其中所述放電裝置是一個(gè)N溝道MOS晶體管，該N溝道MOS晶體管具有一個(gè)被提供低電平電位的源極，一個(gè)連接到第P條冗余解碼信號(hào)線的漏極，和一個(gè)被提供以邏輯高電平表示有效的控制信號(hào)的柵極。
56．根據(jù)權(quán)利要求54所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第一初級(jí)主電極，被提供測(cè)試熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的測(cè)試熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供測(cè)試模式信號(hào)的第二控制電極，和被提供高電平電位的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的測(cè)試模式信號(hào)導(dǎo)通。
57．根據(jù)權(quán)利要求56所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
58．根據(jù)權(quán)利要求54所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
59．根據(jù)權(quán)利要求54所述的半導(dǎo)體存儲(chǔ)器件，列地址包括第一至第Q位，而互補(bǔ)列地址包括第1至第Q互補(bǔ)位，其中Q表示不小于2的第四正整數(shù)，所述第三正整數(shù)P不大于2Q，其中所述第P個(gè)冗余解碼電路進(jìn)一步包括連接到第P條冗余解碼信號(hào)線的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供列地址的第q位和互補(bǔ)列地址的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供低電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯高電平表示無效的第q位熔斷輸出信號(hào)和以邏輯低電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)。
60．根據(jù)權(quán)利要求59所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第一初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止；第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供第q位列地址和第q互補(bǔ)位互補(bǔ)列地址之一的第二控制電極，和被提供高電平電位的第二次級(jí)主電極，當(dāng)所述第q位列地址和第q互補(bǔ)位互補(bǔ)列地址之一表示邏輯低電平時(shí)，所述第二開關(guān)裝置導(dǎo)通；第三開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第三初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第三控制電極，和第三次級(jí)主電極，所述第三開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第四開關(guān)裝置，具有連接到所述第三開關(guān)裝置的第三次級(jí)主電極的第四初級(jí)主電極，被提供第q位列地址和第q互補(bǔ)位互補(bǔ)列地址中另一個(gè)地址的第四控制電極，和被提供高電平電位的第四次級(jí)主電極，當(dāng)所述第q位列地址和第q互補(bǔ)位互補(bǔ)列地址中的另一個(gè)地址表示邏輯高電平時(shí)，所述第四開關(guān)裝置截止。
61．根據(jù)權(quán)利要求60所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極，所述第三開關(guān)裝置是一個(gè)第三P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第三初級(jí)主電極的第三漏極，作為第三控制電極的第三柵極，和作為第三次級(jí)主電極的第三源極，所述第四開關(guān)裝置是一個(gè)第四P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第四初級(jí)主電極的第四漏極，作為第四控制電極的第四柵極，和作為第四次級(jí)主電極的第四源極。
62．根據(jù)權(quán)利要求59所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
63．根據(jù)權(quán)利要求36所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“與”門，用于產(chǎn)生以邏輯低電平表示有效的解碼禁止信號(hào)，所述第P個(gè)冗余解碼電路經(jīng)“或”電路產(chǎn)生第P個(gè)冗余解碼信號(hào)，其中所述第P個(gè)冗余解碼電路包括一個(gè)被提供以邏輯高電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括具有一個(gè)被提供低電平電位端的測(cè)試熔絲的測(cè)試熔斷電路組成，當(dāng)不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯低電平表示有效的測(cè)試熔斷輸出信號(hào)，所述測(cè)試冗余解碼電路向所述“與”電路提供以邏輯低電平表示有效的測(cè)試冗余解碼信號(hào)。
64．根據(jù)權(quán)利要求63所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括連接到所述測(cè)試熔斷電路并被提供測(cè)試模式信號(hào)的組合裝置，用于將測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)組合以產(chǎn)生作為測(cè)試冗余解碼信號(hào)的組合信號(hào)。
65．根據(jù)權(quán)利要求64所述的半導(dǎo)體存儲(chǔ)器件，其中所述組合裝置是一個(gè)“或非”電路，用于對(duì)測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)進(jìn)行“或非”運(yùn)算，以產(chǎn)生作為組合信號(hào)的“或非”運(yùn)算信號(hào)。
66．根據(jù)權(quán)利要求63所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
67．根據(jù)權(quán)利要求63所述的半導(dǎo)體存儲(chǔ)器件，列地址包括第一至第Q位，而互補(bǔ)列地址包括第1至第Q互補(bǔ)位，其中Q表示不小于2的第四正整數(shù)，所述第三正整數(shù)P不大于2Q，其中所述第P個(gè)冗余解碼電路進(jìn)一步包括連接到“或”電路輸入端的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供列地址的第q位和互補(bǔ)列地址的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供低電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯高電平表示無效的第q位熔斷輸出信號(hào)和以邏輯低電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)，所述第一q位冗余解碼電路具有一個(gè)第q位冗余輸出節(jié)點(diǎn)，用于向所述“或”電路提供以邏輯低電平表示有效的第q位冗余解碼信號(hào)。
68．根據(jù)權(quán)利要求67所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第一初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第一控制電極，和被提供列地址的第q位和互補(bǔ)列地址的第q互補(bǔ)位之一的第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第二初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第二控制電極，和被提供列地址的第q位和互補(bǔ)列地址的第q互補(bǔ)位中另一個(gè)地址的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止。
69．根據(jù)權(quán)利要求68所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
70．根據(jù)權(quán)利要求67所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
71．一種半導(dǎo)體存儲(chǔ)器件，包括由多個(gè)正規(guī)存儲(chǔ)單元組成的正規(guī)存儲(chǔ)單元陣列；一個(gè)連接到所述正規(guī)存儲(chǔ)單元陣列并被提供解碼禁止信號(hào)、地址信號(hào)、和具有與地址信號(hào)相反邏輯值的互補(bǔ)地址信號(hào)的正規(guī)解碼器，當(dāng)解碼禁止信號(hào)表示無效時(shí)，用于把地址信號(hào)和互補(bǔ)地址信號(hào)解碼成用于啟動(dòng)正規(guī)存儲(chǔ)單元之一的信號(hào)；由多個(gè)冗余存儲(chǔ)單元組成的冗余存儲(chǔ)單元陣列，所述冗余存儲(chǔ)單元陣列的每一個(gè)冗余存儲(chǔ)單元通過替換被診斷為有缺陷存儲(chǔ)單元的所述正規(guī)存儲(chǔ)單元陣列的正規(guī)存儲(chǔ)單元中的有缺陷單元來執(zhí)行替換操作；和一個(gè)連接到所述冗余存儲(chǔ)單元和所述正規(guī)解碼器并被提供測(cè)試模式信號(hào)的冗余解碼器，所述冗余解碼器包括多個(gè)連接到所述冗余存儲(chǔ)單元陣列的相應(yīng)冗余存儲(chǔ)單元的冗余解碼電路，每個(gè)所述冗余解碼電路被提供地址信號(hào)、互補(bǔ)地址信號(hào)、和測(cè)試模式信號(hào)，每個(gè)冗余解碼電路設(shè)置有與所述正規(guī)存儲(chǔ)單元陣列有缺陷存儲(chǔ)單元的地址相同的冗余地址，當(dāng)所述冗余解碼電路被提供表示所討論的所述冗余解碼電路的冗余地址的地址信號(hào)和互補(bǔ)地址信號(hào)時(shí)，每個(gè)冗余解碼電路向所述冗余存儲(chǔ)單元陣列的對(duì)應(yīng)冗余存儲(chǔ)單元提供用于啟動(dòng)所述冗余存儲(chǔ)單元陣列的對(duì)應(yīng)冗余存儲(chǔ)單元的冗余解碼信號(hào)，所述冗余解碼電路被以不同順序提供地址信號(hào)和互補(bǔ)地址信號(hào)，以便以相反順序提供至少一對(duì)地址信號(hào)中的位和互補(bǔ)地址信號(hào)中的對(duì)應(yīng)位，所述冗余解碼器還包括連接在所述第一至所述第P個(gè)冗余解碼電路和所述正規(guī)解碼器之間的解碼禁止信號(hào)產(chǎn)生裝置，用于在冗余解碼信號(hào)中的任何一個(gè)表示有效時(shí)產(chǎn)生表示有效的解碼禁止信號(hào)。
72．根據(jù)權(quán)利要求71所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“或”門，用于產(chǎn)生以邏輯高電平表示有效的解碼禁止信號(hào)，所述冗余解碼電路經(jīng)一條冗余解碼信號(hào)線產(chǎn)生冗余解碼信號(hào)，其中所述冗余解碼電路包括充電裝置，用于在替換前對(duì)所述冗余存儲(chǔ)單元陣列的對(duì)應(yīng)冗余存儲(chǔ)單元進(jìn)行測(cè)試時(shí)用高電平電位對(duì)冗余解碼信號(hào)線充電；和一個(gè)被提供以邏輯低電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括一個(gè)測(cè)試熔絲的測(cè)試熔斷電路組成，測(cè)試熔絲的一端被提供高電位電平，在不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯高電平表示有效的測(cè)試熔斷輸出信號(hào)。
73．根據(jù)權(quán)利要求72所述的半導(dǎo)體存儲(chǔ)器件，其中所述充電裝置是一個(gè)P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有一個(gè)被提供高電平電位的源極，一個(gè)連接到冗余解碼信號(hào)線的漏極，和一個(gè)被提供以邏輯低電平表示有效的控制信號(hào)的柵極。
74．根據(jù)權(quán)利要求72所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到冗余解碼信號(hào)線的第一初級(jí)主電極，被提供測(cè)試熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的測(cè)試熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供測(cè)試模式信號(hào)的第二控制電極，和被提供低電平電位的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的測(cè)試模式信號(hào)導(dǎo)通。
75．根據(jù)權(quán)利要求74所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
76．根據(jù)權(quán)利要求72所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
77．根據(jù)權(quán)利要求72所述的半導(dǎo)體存儲(chǔ)器件，地址信號(hào)包括第一至第Q位，而互補(bǔ)地址信號(hào)包括第1至第Q互補(bǔ)位，其中Q表示不小于2的正整數(shù)，其中所述冗余解碼電路進(jìn)一步包括連接到冗余解碼信號(hào)線的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供地址信號(hào)的第q位和互補(bǔ)地址信號(hào)的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供高電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯低電平表示無效的第q位熔斷輸出信號(hào)和以邏輯高電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)。
78．根據(jù)權(quán)利要求77所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到冗余解碼信號(hào)線的第一初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止；第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供第q位地址信號(hào)和第q互補(bǔ)位互補(bǔ)地址信號(hào)之一的第二控制電極，和被提供低電平電位的第二次級(jí)主電極，當(dāng)所述第q位地址信號(hào)和第q互補(bǔ)位互補(bǔ)地址信號(hào)之一表示邏輯高電平時(shí)，所述第二開關(guān)裝置導(dǎo)通；第三開關(guān)裝置，具有連接到冗余解碼信號(hào)線的第三初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第三控制電極，和第三次級(jí)主電極，所述第三開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第四開關(guān)裝置，具有連接到所述第三開關(guān)裝置的第三次級(jí)主電極的第四初級(jí)主電極，被提供第q位地址信號(hào)和第q互補(bǔ)位互補(bǔ)地址信號(hào)中另一個(gè)地址的第四控制電極，和被提供低電平電位的第四次級(jí)主電極，當(dāng)所述第q位地址信號(hào)和第q互補(bǔ)位互補(bǔ)地址信號(hào)中的另一個(gè)地址表示邏輯低電平時(shí)，所述第四開關(guān)裝置截止。
79．根據(jù)權(quán)利要求78所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極，所述第三開關(guān)裝置是一個(gè)第三N溝道MOS晶體管，該N溝道MOS晶體管具有作為第三初級(jí)主電極的第三漏極，作為第三控制電極的第三柵極，和作為第三次級(jí)主電極的第三源極，所述第四開關(guān)裝置是一個(gè)第四N溝道MOS晶體管，該N溝道MOS晶體管具有作為第四初級(jí)主電極的第四漏極，作為第四控制電極的第四柵極，和作為第四次級(jí)主電極的第四源極。
80．根據(jù)權(quán)利要求77所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
81．根據(jù)權(quán)利要求71所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“或”門，用于產(chǎn)生以邏輯高電平表示有效的解碼禁止信號(hào)，所述冗余解碼電路經(jīng)“與”電路產(chǎn)生冗余解碼信號(hào)，其中所述冗余解碼電路包括一個(gè)被提供以邏輯低電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括具有一個(gè)被提供高電平電位端的測(cè)試熔絲的測(cè)試熔斷電路組成，當(dāng)不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯高電平表示有效的測(cè)試熔斷輸出信號(hào)，所述測(cè)試冗余解碼電路向所述“與”電路提供以邏輯高電平表示有效的測(cè)試冗余解碼信號(hào)。
82．根據(jù)權(quán)利要求81所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括連接到所述測(cè)試熔斷電路并被提供測(cè)試模式信號(hào)的組合裝置，用于將測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)組合以產(chǎn)生作為測(cè)試冗余解碼信號(hào)的組合信號(hào)。
83．根據(jù)權(quán)利要求82所述的半導(dǎo)體存儲(chǔ)器件，其中所述組合裝置是一個(gè)“與非”電路，用于對(duì)測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)進(jìn)行“與非”運(yùn)算，以產(chǎn)生作為組合信號(hào)的“與非”運(yùn)算信號(hào)。
84．根據(jù)權(quán)利要求81所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
85．根據(jù)權(quán)利要求81所述的半導(dǎo)體存儲(chǔ)器件，地址信號(hào)包括第一至第Q位，而互補(bǔ)地址信號(hào)包括第1至第Q互補(bǔ)位，其中Q表示不小于2的正整數(shù)，其中所述冗余解碼電路進(jìn)一步包括連接到“與”電路輸入端的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供地址信號(hào)的第q位和互補(bǔ)地址信號(hào)的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供高電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯低電平表示無效的第q位熔斷輸出信號(hào)和以邏輯高電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)，所述第一q位冗佘解碼電路具有一個(gè)第q位冗余輸出節(jié)點(diǎn)，用于向所述“與”電路提供以邏輯高電平表示有效的第q位冗余解碼信號(hào)。
86．根據(jù)權(quán)利要求85所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第一初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第一控制電極，和被提供地址信號(hào)的第q位和互補(bǔ)地址信號(hào)的第q互補(bǔ)位之一的第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第二初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第二控制電極，和被提供地址信號(hào)的第q位和互補(bǔ)地址信號(hào)的第q互補(bǔ)位中另一個(gè)地址的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止。
87．根據(jù)權(quán)利要求51所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一N溝道MOS晶體管，該N溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二N溝道MOS晶體管，該N溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
88．根據(jù)權(quán)利要求85所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)N溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供低電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述N溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述N溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
89．根據(jù)權(quán)利要求71所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“與”門，用于產(chǎn)生以邏輯低電平表示有效的解碼禁止信號(hào)，所述冗余解碼電路經(jīng)冗余解碼信號(hào)線產(chǎn)生冗余解碼信號(hào)，其中所述冗余解碼電路包括放電裝置，用于在替換前對(duì)所述冗余存儲(chǔ)單元陣列的對(duì)應(yīng)冗余存儲(chǔ)單元進(jìn)行測(cè)試時(shí)用低電平電位使冗余解碼信號(hào)線放電；和一個(gè)被提供以邏輯高電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括一個(gè)測(cè)試熔絲的測(cè)試熔斷電路組成，測(cè)試熔絲的一端被提供低電位電平，在不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯低電平表示有效的測(cè)試熔斷輸出信號(hào)。
90．根據(jù)權(quán)利要求89所述的半導(dǎo)體存儲(chǔ)器件，其中所述放電裝置是一個(gè)N溝道MOS晶體管，該N溝道MOS晶體管具有一個(gè)被提供低電平電位的源極，一個(gè)連接到冗余解碼信號(hào)線的漏極，和一個(gè)被提供以邏輯高電平表示有效的控制信號(hào)的柵極。
91．根據(jù)權(quán)利要求89所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到冗余解碼信號(hào)線的第一初級(jí)主電極，被提供測(cè)試熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的測(cè)試熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供測(cè)試模式信號(hào)的第二控制電極，和被提供高電平電位的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的測(cè)試模式信號(hào)導(dǎo)通。
92．根據(jù)權(quán)利要求91所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
93．根據(jù)權(quán)利要求89所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
94．根據(jù)權(quán)利要求89所述的半導(dǎo)體存儲(chǔ)器件，地址信號(hào)包括第一至第Q位，而互補(bǔ)地址信號(hào)包括第1至第Q互補(bǔ)位，其中Q表示不小于2的正整數(shù)，其中所述冗余解碼電路進(jìn)一步包括連接到冗余解碼信號(hào)線的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供地址信號(hào)的第q位和互補(bǔ)地址信號(hào)的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供低電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯高電平表示無效的第q位熔斷輸出信號(hào)和以邏輯低電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)。
95．根據(jù)權(quán)利要求94所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到冗余解碼信號(hào)線的第一初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第一控制電極，和第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止；第二開關(guān)裝置，具有連接到所述第一開關(guān)裝置的第一次級(jí)主電極的第二初級(jí)主電極，被提供第q位地址信號(hào)和第q互補(bǔ)位互補(bǔ)地址信號(hào)之一的第二控制電極，和被提供高電平電位的第二次級(jí)主電極，當(dāng)所述第q位地址信號(hào)和第q互補(bǔ)位互補(bǔ)地址信號(hào)之一表示邏輯低電平時(shí)，所述第二開關(guān)裝置導(dǎo)通；第三開關(guān)裝置，具有連接到第P條冗余解碼信號(hào)線的第三初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第三控制電極，和第三次級(jí)主電極，所述第三開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第四開關(guān)裝置，具有連接到所述第三開關(guān)裝置的第三次級(jí)主電極的第四初級(jí)主電極，被提供第q位地址信號(hào)和第q互補(bǔ)位互補(bǔ)地址信號(hào)中另一個(gè)地址的第四控制電極，和被提供高電平電位的第四次級(jí)主電極，當(dāng)所述第q位地址信號(hào)和第q互補(bǔ)位互補(bǔ)地址信號(hào)中的另一個(gè)地址表示邏輯高電平時(shí)，所述第四開關(guān)裝置截止。
96．根據(jù)權(quán)利要求95所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極，所述第三開關(guān)裝置是一個(gè)第三P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第三初級(jí)主電極的第三漏極，作為第三控制電極的第三柵極，和作為第三次級(jí)主電極的第三源極，所述第四開關(guān)裝置是一個(gè)第四P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第四初級(jí)主電極的第四漏極，作為第四控制電極的第四柵極，和作為第四次級(jí)主電極的第四源極。
97．根據(jù)權(quán)利要求94所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
98．根據(jù)權(quán)利要求71所述的半導(dǎo)體存儲(chǔ)器件，所述解碼禁止信號(hào)產(chǎn)生裝置是一個(gè)“與”門，用于產(chǎn)生以邏輯低電平表示有效的解碼禁止信號(hào)，所述冗余解碼電路經(jīng)“或”電路產(chǎn)生冗余解碼信號(hào)，其中所述冗余解碼電路包括一個(gè)被提供以邏輯高電平表示有效的測(cè)試模式信號(hào)的測(cè)試冗余解碼電路，所述測(cè)試冗余解碼電路由包括具有一個(gè)被提供低電平電位端的測(cè)試熔絲的測(cè)試熔斷電路組成，當(dāng)不熔斷測(cè)試熔絲時(shí)，所述測(cè)試熔斷電路產(chǎn)生以邏輯低電平表示有效的測(cè)試熔斷輸出信號(hào)，所述測(cè)試冗余解碼電路向所述“與”電路提供以邏輯低電平表示有效的測(cè)試冗余解碼信號(hào)。
99．根據(jù)權(quán)利要求98所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試冗余解碼電路進(jìn)一步包括連接到所述測(cè)試熔斷電路并被提供測(cè)試模式信號(hào)的組合裝置，用于將測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)組合以產(chǎn)生作為測(cè)試冗余解碼信號(hào)的組合信號(hào)。
100．根據(jù)權(quán)利要求99所述的半導(dǎo)體存儲(chǔ)器件，其中所述組合裝置是一個(gè)“或非”電路，用于對(duì)測(cè)試熔斷輸出信號(hào)與測(cè)試模式信號(hào)進(jìn)行“或非”運(yùn)算，以產(chǎn)生作為組合信號(hào)的“或非”運(yùn)算信號(hào)。
101．根據(jù)權(quán)利要求98所述的半導(dǎo)體存儲(chǔ)器件，其中所述測(cè)試熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述測(cè)試熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將所述第一倒相器的輸出信號(hào)倒相，以產(chǎn)生測(cè)試熔斷輸出信號(hào)。
102．根據(jù)權(quán)利要求98所述的半導(dǎo)體存儲(chǔ)器件，地址信號(hào)包括第一至第Q位，而互補(bǔ)地址信號(hào)包括第1至第Q互補(bǔ)位，其中Q表示不小于2的正整數(shù)，其中所述冗余解碼電路進(jìn)一步包括連接到“或”電路輸入端的第一至第Q位冗余解碼電路，第q位冗余解碼電路被提供地址信號(hào)的第q位和互補(bǔ)地址信號(hào)的第q互補(bǔ)位，其中q表示1至Q的每一個(gè)，所述第q位冗余解碼電路由包括具有一個(gè)被提供低電平電位端的第q位熔絲的第q個(gè)熔斷電路組成，當(dāng)不熔斷所述第q位熔絲時(shí)，所述第q個(gè)熔斷電路產(chǎn)生以邏輯高電平表示無效的第q位熔斷輸出信號(hào)和以邏輯低電平表示有效的第q互補(bǔ)位熔斷輸出信號(hào)，所述第一q位冗余解碼電路具有一個(gè)第q位冗余輸出節(jié)點(diǎn)，用于向所述“或”電路提供以邏輯低電平表示有效的第q位冗余解碼信號(hào)。
103．根據(jù)權(quán)利要求102所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q位冗余解碼電路進(jìn)一步包括第一開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第一初級(jí)主電極，被提供第q互補(bǔ)位熔斷輸出信號(hào)的第一控制電極，和被提供地址信號(hào)的第q位和互補(bǔ)地址信號(hào)的第q互補(bǔ)位之一的第一次級(jí)主電極，所述第一開關(guān)裝置響應(yīng)表示有效的第q互補(bǔ)位熔斷輸出信號(hào)導(dǎo)通；和第二開關(guān)裝置，具有連接到第q位冗余輸出節(jié)點(diǎn)的第二初級(jí)主電極，被提供第q位熔斷輸出信號(hào)的第二控制電極，和被提供地址信號(hào)的第q位和互補(bǔ)地址信號(hào)的第q互補(bǔ)位中另一個(gè)地址的第二次級(jí)主電極，所述第二開關(guān)裝置響應(yīng)表示無效的第q位熔斷輸出信號(hào)截止。
104．根據(jù)權(quán)利要求103所述的半導(dǎo)體存儲(chǔ)器件，其中所述第一開關(guān)裝置是一個(gè)第一P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第一初級(jí)主電極的第一漏極，作為第一控制電極的第一柵極，和作為第一次級(jí)主電極的第一源極，所述第二開關(guān)裝置是一個(gè)第二P溝道MOS晶體管，該P(yáng)溝道MOS晶體管具有作為第二初級(jí)主電極的第二漏極，作為第二控制電極的第二柵極，和作為第二次級(jí)主電極的第二源極。
105．根據(jù)權(quán)利要求102所述的半導(dǎo)體存儲(chǔ)器件，其中所述第q熔斷電路進(jìn)一步包括一個(gè)P溝道MOS晶體管，具有一個(gè)連接到所述第q位熔絲另一端的漏極和一個(gè)被提供高電平電位的源極；一個(gè)第一倒相器，具有一個(gè)連接到所述測(cè)試熔絲另一端和所述P溝道MOS晶體管漏極的輸入端，所述第一倒相器具有連接到所述P溝道MOS晶體管柵極的輸出端，所述第一倒相器產(chǎn)生第q位熔斷輸出信號(hào)；和一個(gè)第二倒相器，具有一個(gè)連接到所述第一倒相器輸出端的輸入端，所述第二倒相器將第q位熔斷輸出信號(hào)倒相，以產(chǎn)生第q互補(bǔ)位熔斷輸出信號(hào)。
全文摘要
在一個(gè)半導(dǎo)體存儲(chǔ)器件中包括正規(guī)存儲(chǔ)單元陣列、正規(guī)解碼器、冗余存儲(chǔ)單元陣列、和冗余解碼器,冗余解碼器包括多個(gè)冗余解碼電路,每個(gè)冗余解碼電路被提供測(cè)試模式信號(hào)。冗余解碼電路被以不同順序提供地址信號(hào)和互補(bǔ)地址信號(hào),以便以相反順序提供至少一對(duì)地址信號(hào)中的位和互補(bǔ)地址信號(hào)中的對(duì)應(yīng)位。
文檔編號(hào)G11C29/04GK1216850SQ9812355
公開日1999年5月19日 申請(qǐng)日期1998年10月29日 優(yōu)先權(quán)日1997年10月30日
發(fā)明者越川康二 申請(qǐng)人:日本電氣株式會(huì)社