專利名稱：具有錯誤校驗和校正電路的半導體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有用于校正由存儲單元缺陷引起的數(shù)據(jù)錯誤的錯誤檢驗和校正(以下縮寫為ECC)電路的半導體存儲器件。
圖4是表示ECC代碼產(chǎn)生電路的常規(guī)例子的示意圖。
為了檢驗和校正32位數(shù)據(jù)中的一位錯誤，需要六位的ECC代碼。在圖4的常規(guī)例子中，ECC代碼的每位(從圖4的輸出端子O0-O5的每個輸出的)應如此產(chǎn)生以便于具有從輸入端D00-D31輸出的32位數(shù)據(jù)的14位(由在其每個通過XOR門電路的符號連接到對應的一個輸出端子O0-O5的多個水平線上的圓圈表示)的每個不同的組合的XOR(異或運算)邏輯。
圖5是表示具有使用圖4的ECC代碼產(chǎn)生電路的ECC電路的常規(guī)半導體存儲器件的數(shù)據(jù)讀/寫的示意圖。
當提供32位的輸入數(shù)據(jù)D[31:0]要寫入存儲單元陣列52中時，將通過ECC代碼產(chǎn)生電路51從輸入數(shù)據(jù)D[31:0]產(chǎn)生6位的ECC代碼O[5:0]，如結(jié)合圖4的描述。
在被8位8位地分成四個地址4n,4n+1,4n+2和4n+3(n=0,1,2,…)的存儲單元陣列52中寫32位的輸入數(shù)據(jù)D[31:0]。也就是，例如，當n=0時，輸入數(shù)據(jù)的第一個8位D[7:0]被寫入位列BIT0-BIT7的用戶區(qū)域的地址0的存儲單元中。以同樣的方式，第二、第三和第四個8位D[15:8],D[23:16]和D[31:24]被分別寫入位列BIT0-BIT7的用戶區(qū)域的地址1、2和3的存儲單元中。
與32位輸入數(shù)據(jù)D[31:0]并列，從輸入數(shù)據(jù)D[31:0]產(chǎn)生的6位的ECC代碼O[5:0]被寫入位列BIT0-BIT5(位列BIT6-BIT7沒有ECC區(qū)域)的ECC區(qū)域的地址4n的存儲單元中。即，ECC代碼O[5:0]的第一至第六位在n=0時被寫入位列BIT0-BIT5的ECC區(qū)域的地址0的存儲單元中，在n=1時被寫入位列BIT0-BIT5的ECC區(qū)域的地的存儲單元中。
這樣，在圖5的常規(guī)例子中，在輸入數(shù)據(jù)被連續(xù)寫入時，通過增加n,38位38位地，把32位的輸入數(shù)據(jù)和它們的6位ECC代碼寫入存儲單元陣列52中，并且四組38位數(shù)據(jù)被寫入存儲單元陣列52的每個子線中。
當數(shù)據(jù)從存儲單元陣列52中讀出時，從位列BIT0-BIT7的用戶區(qū)域的四個地址4n,4n+1,4n+2,和4n+3的32位用戶區(qū)域數(shù)據(jù)RD[31:0]和從位列BIT0-BIT5的ECC區(qū)域的對應地址4n的6位ECC區(qū)域數(shù)據(jù)RO[5:0]被并列讀出，并提供給錯誤校正電路53。即使在用戶區(qū)域RD[31:0]和ECC區(qū)域數(shù)據(jù)RO[5:0]的38位中存在一位錯誤并從存儲單元陣列52中被讀出，錯誤校正電路53也能再產(chǎn)生具有與使用ECC區(qū)域數(shù)據(jù)RO[5:0]的輸入數(shù)據(jù)D[31:0]相同的邏輯的32位輸出數(shù)據(jù)DO[31:0]。
現(xiàn)在說明存儲單元陣列的產(chǎn)品檢測。
在裝載存儲單元之前，如果在要裝船的存儲單元陣列中有任何缺陷，例如位干擾(interference)缺陷，要進行用于檢驗的產(chǎn)品檢測。檢驗器-數(shù)據(jù)寫和讀是用于產(chǎn)品檢測的一種方法。
圖6是表示被寫在圖5的存儲單元陣列52的位列BIT0-BIT5(在位列BIT6-BIT7中沒有提供ECC區(qū)域)之一(例如BIT0)的用戶區(qū)域中的檢驗器-數(shù)據(jù)的示意圖。在檢驗器-數(shù)據(jù)寫時，提供輸入數(shù)據(jù)以在存儲單元陣列中構(gòu)成方格圖形(checkerboard pattern)，從而邏輯‘0’和邏輯‘1’被交替寫在水平和垂直方向中，以被讀出并同時使用硬件邏輯檢驗。
圖7是表示檢驗器-數(shù)據(jù)的位圖例子的示意圖。
為了在位列BIT0-BIT的用戶區(qū)域中寫入如圖6中所示的方格圖形，具有圖7的位圖BP11的32位的輸入數(shù)據(jù)D[31:0]通過把n從0增加到3，四次寫在圖5的字線#1上，然后，具有圖7的另一位圖BP12的輸入數(shù)據(jù)D[31:0]通過把n從4增加到7被四次寫在下一字線#2上。通過重復這些程序，方格圖形被寫入位列BIT0-BIT7的每個的用戶區(qū)域中。
但是，在圖5的存儲單元陣列52的位列BIT0-BIT7的ECC區(qū)域中，在具有圖7的位圖BP11和BP12的檢驗器-數(shù)據(jù)被寫入用戶區(qū)域中時，存儲單元不能構(gòu)成方格圖形。
在通過具有圖4的ECC代碼產(chǎn)生電路51從輸入數(shù)據(jù)D[31:0]的14位XORs產(chǎn)生ECC代碼O[5:1]時，對于兩位圖BP11和BP12,ECC代碼O[5:1]變?yōu)椤?00001’。因此，ECC區(qū)域中的每個存儲單元的邏輯在位列BIT0和位列BIT5中變?yōu)椤?’，如圖6中所示，在位列BIT1-BIT4中變?yōu)椤?’，從而使ECC區(qū)域中的存儲單元不能與用戶區(qū)域中的存儲單元同時檢驗。
因此，在具有ECC電路的常規(guī)半導體存儲器件中，用檢驗器-數(shù)據(jù)寫和讀的產(chǎn)品檢測應該進行兩次，一次用于用戶區(qū)域，一次用于ECC區(qū)域，使用特殊的檢驗器-數(shù)據(jù)以在ECC區(qū)域中構(gòu)成方格圖形。
兩次檢驗器-數(shù)據(jù)的檢測使產(chǎn)品的成本增加。
而且，還降低了半導體存儲器件的成品率。在具有ECC電路的半導體存儲器件中，32位數(shù)據(jù)中的一位錯誤可以自動校正。換言之，即使在地址單元的38存儲單元中有一位缺陷，該地址單元就是，位列BIT0-BIT7的用戶區(qū)域的地址4n,4n+1,4n+2,和4n+3以及半導體存儲器件的位列BIT0-BIT5的ECC區(qū)域的地址4n，也能使用而不會有問題。但是，在具有ECC電路的常規(guī)半導體存儲器件中，對于用戶區(qū)域和ECC區(qū)域來說，檢驗器-數(shù)據(jù)檢測應該分開進行。因此，當在檢驗器-數(shù)據(jù)檢測中在ECC區(qū)域的地址的6組中發(fā)現(xiàn)一位缺陷時，該半導體存儲器件便為廢品。
這些是具有ECC電路的常規(guī)半導體存儲器件中的問題。
因此，本發(fā)明的主要目的是提供具有ECC電路的半導體存儲器件，其用戶區(qū)域和ECC區(qū)域中的存儲單元的檢驗器-數(shù)據(jù)的檢測可以一次進行，通過減少檢測次數(shù)和避免由于不必要的廢品而產(chǎn)生的成品率的下降，提高了半導體存儲器件的生產(chǎn)率。
為實現(xiàn)該目的，在本發(fā)明的半導體存儲器件中，ECC代碼產(chǎn)生電路產(chǎn)生六位的ECC代碼，其每位的邏輯具有32位數(shù)據(jù)組的15位的六個不同的組合的每個的XOR邏輯，在位列的每個用戶區(qū)域中的地按照1,4,2,5,3,6,…,b,f的順序排列。
當在半導體存儲器件中寫入方格圖形時，在進行存儲單元陣列的檢驗器-數(shù)據(jù)檢測時，分別在用戶區(qū)域的地址4n到4n+3和4(n+1)到4(n+1)+3中，與被分別寫入ECC區(qū)域的地址4n和4(n+1)中的ECC代碼‘000000’和‘111111’一起，具有邏輯‘0’的32位的第一數(shù)據(jù)組和具有邏輯‘1’的32位的第二數(shù)據(jù)組被交替地寫在奇數(shù)字線上，并按照奇數(shù)字線的相反順序被交替寫在偶數(shù)的字線上，n是不小于0的整數(shù)。
因此，在根據(jù)本實施例的半導體存儲器件中，所有位列的用戶區(qū)域和ECC區(qū)域的檢驗器-數(shù)據(jù)的檢測可以一次進行，這可以將檢測次數(shù)減少到一半，并且避免了在地址單元中具有可容許的一位缺陷的存儲單元陣列的不必要廢品，提高了半導體存儲器件的生產(chǎn)率。
通過閱讀下面的詳細說明、所附權(quán)利要求書、和附圖，本發(fā)明的前述、其它目的、特點和優(yōu)點更加明顯，附圖中相同的標記表示相同或相應的部分。
附圖中圖1是表示根據(jù)本發(fā)明的實施例的ECC代碼產(chǎn)生電路的示意圖；圖2是表示用在用于寫方格圖形的實施例中的互補(complementary)數(shù)據(jù)組的位圖例子BP1和BP2的示意圖；圖3是表示根據(jù)本實施例的存儲單元陣列的位列的每個的地址排列的例子的示意圖；圖4是表示ECC代碼產(chǎn)生電路的常規(guī)例子的示意圖；圖5是表示使用圖4的ECC代碼產(chǎn)生電路的具有ECC電路的常規(guī)半導體存儲器件示意圖；圖6是表示被寫在圖5的存儲單元陣列52的位列BIT0-BIT5之一的用戶區(qū)域中的檢驗器-數(shù)據(jù)的示意圖；圖7是表示通過圖4的ECC代碼產(chǎn)生電路產(chǎn)生的檢驗器-數(shù)據(jù)和ECC代碼的位圖例子的示意圖。
下面參照


本發(fā)明的實施例。
如果能制備具有彼此互補的位圖的的兩個數(shù)據(jù)組，即位圖之一的每位具有位圖的另一個的對應位的相反邏輯，并且，該兩數(shù)據(jù)組同時也給出彼此互補的兩ECC代碼，則通過按照適當?shù)捻樞蚺帕写鎯卧牡刂罚礁駡D形可以被一次寫入用戶區(qū)域和ECC區(qū)域中。
但是，通過圖4中所示的常規(guī)ECC代碼產(chǎn)生電路，它輸出ECC代碼，其每位具有偶數(shù)(14)位的組合的XOR邏輯，兩互補數(shù)據(jù)組的任何一對都可以給出相同的ECC代碼，因為偶數(shù)位的數(shù)據(jù)的XOR邏輯是與偶數(shù)位的互補數(shù)據(jù)的XOR邏輯相同的。
因此，本實施例的ECC代碼產(chǎn)生電路產(chǎn)生O0-O5六位的ECC代碼，其每位具有從32位D00-D31的輸入數(shù)據(jù)選擇的15(奇數(shù))位的每個不同組合的XOR邏輯，如圖1所示。
圖2是表示用在本實施例中的互補數(shù)據(jù)組的位圖例子BP1和BP2的示意圖。第一位圖BP1的所有位具有邏輯‘0’，并且圖1的ECC代碼產(chǎn)生電路產(chǎn)生‘000000’的ECC代碼，其六位具有第一位圖BP1的15位的六個不同組合XOR邏輯，同時第二位圖BP2的所有位具有邏輯‘1’，并且ECC代碼產(chǎn)生電路以同樣的方式產(chǎn)生‘111111’的互補ECC代碼。
圖3是表示根據(jù)具有圖5的存儲單元陣列52的相同結(jié)構(gòu)的實施例的存儲單元陣列的位列BIT0-BIT5的每個的地址排列的例子的示意圖。在圖3的存儲單元陣列中，第一字線#1的16個地址0-f(十六進制)按照0,4,1,5,2,6,…,b,f，順序排列，從而連續(xù)的兩數(shù)據(jù)組的位數(shù)據(jù)交替排列。以相同的方式，第二字線#2的16個地址10-1f按照10,14,11,15,…,1b,1f，等順序排列，在字線#3,#4,…，也在沒有ECC區(qū)域的位列BIT7和BIT7的用戶區(qū)域中，地址也以同樣的方式排列。
因此，通過把n從0增加到3在第一字線#1上(和在奇數(shù)字線#3,#5,…)的地址4n,4n+1,4n+2,和4n+3中交替地按照BP1,BP2,BP1,BP2順序，和通過把n從4增加到7在第二字線#2(和在偶數(shù)字線#4,#6,…)上的地址4n,4n+1,4n+2和4n+3中按照BP1,BP2,BP1,BP2順序，寫具有圖2的位圖BP1和BP2的32位的一對互補數(shù)據(jù)組，可以一次把如圖3中的方格圖形寫入所有的位列BIT0-BIT7的用戶區(qū)域和ECC區(qū)域中。
這樣，所有的位列的用戶區(qū)域和ECC區(qū)域的檢驗器-數(shù)據(jù)檢測可以一次在根據(jù)本實施例的半導體存儲器件中進行，這樣把檢測時間減少到一半，并且避免了在地址單元中具有容許的一位缺陷的存儲單元陣列的不必要的廢品，從而提高了半導體存儲器件的生產(chǎn)率。
前面已經(jīng)結(jié)合圖3的BP1和BP2的位圖例子講述了本發(fā)明。但是，產(chǎn)生一對ECC代碼的合適長度的任何對互補數(shù)據(jù)組都可以通過在每個位列BIT0-BIT7中適當?shù)嘏帕械刂返捻樞蚨糜趯懛礁駡D形，即使位圖BP1和BP2是最簡單的也一樣。
權(quán)利要求
1．一種半導體存儲器件，其具有ECC(錯誤檢驗和校正)電路和包括用戶區(qū)域和ECC區(qū)域的存儲單元陣列，該ECC電路包括一種ECC代碼產(chǎn)生電路，用于產(chǎn)生從要寫入用戶區(qū)域中的數(shù)據(jù)組寫入ECC區(qū)域中的ECC代碼，該每位ECC代碼的邏輯分別具有該數(shù)據(jù)組的某一奇數(shù)位的每個不同組合的XOR邏輯(異或運算)。
2．根據(jù)權(quán)利要求1所述的半導體存儲器件，其中ECC代碼產(chǎn)生電路產(chǎn)生六位ECC代碼，其每位的邏輯具有32位數(shù)據(jù)組的15位的六個不同組合的每個的XOR邏輯。
3．根據(jù)權(quán)利要求1所述的半導體存儲器件，其中在一對互補數(shù)據(jù)組被交替寫在存儲單元陣列的字線上時，地址按照在每個位列中排列以構(gòu)成方格圖形。
4．根據(jù)權(quán)利要求2所述的半導體存儲器件，其中每個用戶區(qū)域中的地址是按照下面的順序排列的4n,4(n+1),4n+1,4(n+1)+1,4n+2,4(n+1)+2,4n+3,4(n+1)+3,4(n+2),4(n+3),4(n+2)+1,4(n+3)+1,…，而每個ECC區(qū)域中的地址是按照4n,4(n+1),4(n+2),…排列的，在存儲單元陣列中，n是不小于0的整數(shù)；和在進行存儲單元陣列的檢驗器-數(shù)據(jù)檢測時，分別在用戶區(qū)域的地址4n到4n+3和4(n+1)到4(n+1)+3中，與被分別寫入ECC區(qū)域的地址4n和4(n+1)中的ECC代碼一起，具有邏輯‘0’的32位的第一數(shù)據(jù)組和具有邏輯‘1’的32位的第二數(shù)據(jù)組被交替地寫在奇數(shù)字線上，并按照奇數(shù)字線的相反順序被交替寫在偶數(shù)字線上。
全文摘要
提供一種具有ECC電路的半導體存儲器件,其用戶區(qū)域和ECC區(qū)域中的存儲單元的檢驗器－數(shù)據(jù)檢測可以一次進行,ECC代碼產(chǎn)生電路產(chǎn)生六位ECC代碼,其每位具有32位數(shù)據(jù)組的15位的六個不同的組合的每個的XOR邏輯,位列的每個用戶區(qū)域中的地址按照1,4,2,5,3,6,…,b,f的順序排列。
文檔編號G11C29/00GK1223444SQ9812491
公開日1999年7月21日 申請日期1998年11月13日 優(yōu)先權(quán)日1998年11月13日
發(fā)明者蛯原信幸, 落合雅實 申請人:日本電氣株式會社