專利名稱：可切換的多位半導體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體存儲裝置，更詳細地說是涉及可切換為二值存儲器或多值存儲器的動態(tài)隨機存取存儲器(DRAM)。
一般，在DRAM中，通過將存儲單元的電容器充電為VCC(電源電壓)或GND(接地電壓)，將1位的數(shù)據(jù)信號寫入存儲單元。這種可將2個不同值寫入1個存儲單元內(nèi)的存儲器，被稱作2值存儲器。
與此不同，可將3個以上不同值寫入1個存儲單元內(nèi)的存儲器，被稱作多值存儲器。例如，在4值存儲器的情況下，可以通過將存儲單元的電容器充電為VCC、(2/3)·VCC、(1/3)·VCC、或GND而在存儲單元內(nèi)寫入2位的數(shù)據(jù)信號。因此，與2值存儲器相比，多值存儲器的存儲容量飛躍性地增加，但用于寫入或讀出的控制電路也將變得煩雜。
可是，對筆記本式個人計算機來說，在起動應(yīng)用程序的狀態(tài)下希望主存儲器的存儲容量較大，但在暫停狀態(tài)下主存儲器最好耗電量較小。
但是，由于對主存儲器通常采用2值存儲器，所以存在著存儲容量不夠的問題。此外，在2值存儲器中，為了增加存儲容量就必須減小存儲單元的電容器的電容，其結(jié)果是，將引起刷新周期變短和耗電量增加的問題。
與此相反，對主存儲器雖可考慮使用多值存儲器，但存在著在暫停狀態(tài)下存儲容量過大因而使耗電量增加的問題。
因此，本發(fā)明的目的是提供一種存儲容量大的半導體存儲裝置。
本發(fā)明的另一目的是提供一種耗電量小的半導體存儲裝置。
按照本發(fā)明，半導體存儲裝置，備有多個動態(tài)存儲單元、及寫入/讀出電路。各個動態(tài)存儲單元，包含存儲電容器。寫入/讀出電路，在第1模式中，通過將存儲電容器充電為第1多個電壓中的任何一個電壓而將數(shù)據(jù)信號寫入動態(tài)存儲單元，且將該數(shù)據(jù)信號從動態(tài)存儲單元讀出。另外，寫入/讀出電路，在第2模式中，通過將存儲電容器充電為比第1多個電壓多的第2多個電壓中的任何一個電壓而將數(shù)據(jù)信號寫入動態(tài)存儲單元，且將該數(shù)據(jù)信號從動態(tài)存儲單元讀出。
在上述半導體存儲裝置中，第2模式的存儲容量大于第1模式的存儲容量。因此，可以對存儲容量進行切換。
上述半導體存儲裝置，最好還備有刷新電路。刷新電路，在第1模式中，以第1周期將動態(tài)存儲單元刷新，在第2模式中，以比第1周期短的第2周期將動態(tài)存儲單元刷新。
因此，在存儲容量小的第1模式中雖然刷新周期較長，但由于存儲電容器的電容對于第1模式來說是足夠大的，所以能可靠地將動態(tài)存儲單元刷新。此外，在第1模式中，由于刷新周期長，所以耗電量減低。
上述半導體存儲裝置，最好是與時鐘信號同步動作的同步型半導體存儲裝置。上述半導體存儲裝置，還備有模式寄存器。模式寄存器，用于存儲指示第1和第2模式的選擇信號。
因此，如果將指示第1模式的選擇信號登錄在模式寄存器內(nèi)，則該同步型半導體存儲裝置進入第1模式，如果將指示第2模式的選擇信號登錄在模式寄存器內(nèi)，則該同步型半導體存儲裝置變?yōu)榈?模式。因此，可以靈活地對兩種模式進行切換。
上述多個動態(tài)存儲單元，最好分割為相互間可獨立動作的多個存儲區(qū)。上述寫入/讀出電路，將多個存儲區(qū)中的任何一個存儲區(qū)設(shè)定為第1模式，而將其余的存儲區(qū)設(shè)定為第2模式。
因此，可以對每個存儲區(qū)進行模式的切換。所以，能根據(jù)需要將存儲容量和耗電量切換為所希望的值。
上述半導體存儲裝置，最好還備有焊接點及選擇信號生成電路。選擇信號生成電路，根據(jù)焊接點的電壓生成指示第1和第2模式的選擇信號。
因此，可以根據(jù)供選擇的焊接方案進行模式的切換。所以，能使模式固定。
上述半導體存儲裝置，最好還備有熔絲及選擇信號生成電路。選擇信號生成電路，根據(jù)熔絲生成指示第1和第2模式的選擇信號。
因此，能夠通過選擇焊接方式進行模式的切換。
上述半導體存儲裝置最好還備有熔絲和選擇信號生成電路。選擇信號生成電路按照熔絲，生成指示第一和第二模式的選擇信號。
因此，可以根據(jù)供選擇的熔絲進行模式的切換。所以，能使模式固定。
上述半導體存儲裝置，最好還備有內(nèi)部電源電路。內(nèi)部電源電路，接受外部電源電壓，在第1模式時供給低于外部電源電壓的第1內(nèi)部電源電壓，而在第2模式時供給低于外部電源電壓但高于第1內(nèi)部電源電壓的第2內(nèi)部電源電壓。
因此，第1模式時的內(nèi)部電源電壓低于第2模式時的內(nèi)部電源電壓。所以，能夠減低第1模式時的耗電量。


圖1是表示本發(fā)明實施形態(tài)1的SDRAM的結(jié)構(gòu)的框圖。
圖2是表示圖1所示各存儲區(qū)的結(jié)構(gòu)的框圖。
圖3是表示圖2所示的主讀出放大器或副讀出放大器的結(jié)構(gòu)的電路圖。
圖4是表示用于控制圖1所示存儲單元陣列的寫入/讀出控制電路的框圖。
圖5是表示圖4所示寫入/讀出控制電路的結(jié)構(gòu)的框圖。
圖6是表示圖1所示控制電路16的主要結(jié)構(gòu)的框圖。
圖7是表示圖6所示的控制電路16的動作的時間圖。
圖8是表示用于刷新圖1所示存儲單元陣列的電路的框圖。
圖9是表示圖2所示存儲單元陣列的一部分的框圖。
圖10是表示圖9所示存儲單元陣列中存儲電容器被充電到(2/3)VCC時的讀出動作的時間圖。
圖11是繼圖10之后的重寫動作的時間圖。
圖12是表示將圖9所示的存儲單元作為4值存儲器使用時的數(shù)據(jù)信號的位與充電電壓間的對應(yīng)關(guān)系的圖。
圖13是表示圖9所示存儲單元陣列中存儲電容器充電到VCC時的讀出動作的時間圖。
圖14是表示圖9所示存儲單元陣列中存儲電容器充電到(1/3)VCC時的讀出動作的時間圖。
圖15是表示圖9所示存儲單元陣列中存儲電容器充電到GND時的讀出動作的時間圖。
圖16是表示將圖9所示的存儲單元作為2值存儲器使用時的讀出動作的時間圖。
圖17是繼圖16之后的重寫動作的時間圖。
圖18是表示本發(fā)明實施形態(tài)2的SDRAM的主要部分的結(jié)構(gòu)的框圖。
圖19是表示圖18所示的SDRAM的動作狀態(tài)的圖。
圖20是表示本發(fā)明實施形態(tài)3的SDRAM的模式選擇信號生成電路的結(jié)構(gòu)的電路圖。
圖21是表示本發(fā)明實施形態(tài)4的SDRAM的模式選擇信號生成電路的結(jié)構(gòu)的電路圖。
圖22是表示本發(fā)明實施形態(tài)5的SDRAM的內(nèi)部電源電路的結(jié)構(gòu)的電路圖。
以下，參照附圖詳細說明本發(fā)明的實施形態(tài)。對各圖中相同或相當?shù)牟糠謽艘韵嗤柖湔f明不再重復。圖1是表示本發(fā)明實施形態(tài)1的同步型動態(tài)隨機存取存儲器(SDRAM)的結(jié)構(gòu)的框圖。參照圖1可知，該SDRAM以與外部時鐘信號CLK同步的方式動作。該SDRAM，備有時鐘緩沖器10、地址緩沖器11、控制信號緩沖器12、存儲單元陣列13、數(shù)據(jù)輸入輸出緩沖器14、模式寄存器15、及控制電路16。
時鐘緩沖器10，響應(yīng)時鐘啟動信號CKE而被激活，并響應(yīng)外部時鐘信號CLK而生成內(nèi)部時鐘信號。內(nèi)部時鐘信號，供給到地址緩沖器11、控制信號緩沖器12、控制電路16等該SDRAM內(nèi)的各種內(nèi)部電路。
地址緩沖器11，響應(yīng)外部地址信號A0～A12而生成內(nèi)部地址信號INTA0～INTA12，同時響應(yīng)外部存儲區(qū)地址信號BA0、BA1而生成內(nèi)部存儲區(qū)地址信號INBA0、INBA1。
控制信號緩沖器12，響應(yīng)芯片選擇信號/CS、行地址選通信號/RAS、列地址選通信號/CAS、允許寫入信號/WE、輸入輸出數(shù)據(jù)屏蔽信號DQM而生成各種內(nèi)部控制信號。
存儲單元陣列13，被分割成4個存儲區(qū)#1～#4。
數(shù)據(jù)輸入輸出緩沖器14，將從外部輸入的數(shù)據(jù)信號DQ0～DQ7寫入存儲單元陣列13，或?qū)拇鎯卧嚵?3讀出的數(shù)據(jù)信號DQ0～DQ7向外部輸出。
模式寄存器15，可以對由外部設(shè)定的CAS(列地址選通信號)等待時間等進行登錄，其中特別是還可以登錄模式選擇信號MLT。該SDRAM，當模式選擇信號MLT為H電平時進入4值存儲模式，當模式選擇信號MLT為L電平時進入2值存儲模式，其詳細情況將在后文中說明。
控制電路16，對存儲單元陣列13、數(shù)據(jù)輸入輸出緩沖器14、模式寄存器15等SDRAM的所有內(nèi)部電路進行控制，其中特別是將模式選擇信號MLT登錄在模式寄存器15內(nèi)。
圖2是表示圖1所示各存儲區(qū)#1～#4的結(jié)構(gòu)的框圖。參照圖2可知，各存儲區(qū)，包含按多個行和多個列配置的多個動態(tài)存儲單元20、按多個行配置的多條字線WL0～WLn+1、及按多個列配置的多個位線對BL、/BL。各存儲單元20，包含存取晶體管21及存儲電容器22。存取晶體管21，連接在對應(yīng)的位線BL或/BL與存儲電容器22之間，并具有與對應(yīng)的字線連接的柵極。各位線對BL、/BL，由位線BL及與位線BL互補的位線/BL構(gòu)成。各位線BL，被分成主位線BLM和副位線BLS。各位線/BL，被分成主位線/BLM和副位線/BLS。
各存儲區(qū)，還包含對行地址信號RA進行譯碼的行譯碼器23、響應(yīng)來自行譯碼器23的譯碼信號而有選擇地驅(qū)動字線WL0～WLn+1的字線驅(qū)動器24、及響應(yīng)列地址信號CA而有選擇地驅(qū)動列選擇線CSL的列譯碼器25。
各存儲區(qū)，還包含與多個主位線對BLM、/BLM對應(yīng)設(shè)置的多個主讀出放大器26、及與多個副位線對BLS、/BLS對應(yīng)設(shè)置的多個副讀出放大器27。各主讀出放大器26，連接在對應(yīng)的主位線BLM與主位線/BLM之間，用于對在該兩線之間產(chǎn)生的電位差進行放大。各副讀出放大器27，連接在對應(yīng)的副位線BLS與副位線/BLS之間，用于對在該兩線之間產(chǎn)生的電位差進行放大。
各存儲區(qū)，還包含對多個主位線對BLM、/BLM共同設(shè)置的高位輸入輸出線對UIO、/UIO、對多個副位線對BLS、/BLS共同設(shè)置的低位輸入輸出線對LIO、/LIO、與多個主位線對BLM、/BLM對應(yīng)設(shè)置的多個列選擇門UCS、及與多個副位線對BLS、/BLS對應(yīng)設(shè)置的多個列選擇門LCS。各列選擇門UCS，連接在對應(yīng)的位線對BLM、/BLM與高位輸入輸出線對UIO、/UIO之間，并具有與對應(yīng)的列選擇線CSL連接的柵極。各列選擇門LCS，連接在對應(yīng)的副位線BLS、/BLS與低位輸入輸出線對LIO、/LIO之間，并具有與對應(yīng)的列選擇線CSL連接的柵極。
各存儲區(qū)，還包含N溝道MOS晶體管28、29、N溝道MOS晶體管30、基準電容器31、及N溝道MOS晶體管32。晶體管28連接在主位線BLM與副位線BLS之間。晶體管29連接在主位線/BLM與副位線/BLS之間。晶體管30連接在主位線BLM與基準電容器31之間。晶體管32連接在副位線/BLS與基準電容器31之間。
圖3是表示圖2所示的主讀出放大器26或副讀出放大器27的結(jié)構(gòu)的電路圖。參照圖3可知，主讀出放大器26，包含P溝道MOS晶體管33～35、及N溝道MOS晶體管36～38。副讀出放大器27，與主讀出放大器26的結(jié)構(gòu)相同。主讀出放大器26和副讀出放大器27，都與以往的結(jié)構(gòu)相同。
該SDRAM還備有如圖4所示的寫入/讀出控制電路40。該寫入/讀出控制電路40。響應(yīng)模式選擇信號MLT而生成控制信號TG0、TGBL0、TGZBL1、/MSOP、MSON、/SSOP、SSON?？刂菩盘朤G0，施加于圖2所示的晶體管28、29的柵極。控制信號TGBL0，施加于圖2所示的晶體管30的柵極?？刂菩盘朤GZBL1，施加于圖2所示的晶體管32的柵極。
控制信號/MSOP，施加于圖3所示主讀出放大器26中的晶體管33的柵極。控制信號MSON，施加于圖3所示主讀出放大器26中的晶體管36的柵極。控制信號/SSOP，施加于圖3所示副讀出放大器27中的晶體管33的柵極?？刂菩盘朣SON，施加于圖3所示副讀出放大器27中的晶體管36的柵極。
圖5是表示圖4所示寫入/讀出控制電路40的結(jié)構(gòu)的框圖。參照圖5可知，該寫入/讀出控制電路40，包含反相電路41、NAND電路42、延遲電路43、NAND電路44。這些電路41～44，響應(yīng)激活信號ACT及模式選擇信號MLT而生成控制信號TG0。
該寫入/讀出控制電路40還包含延遲電路45、NAND電路46、反相電路47。這些電路45～47響應(yīng)激活信號ACT，生成控制信號/MSOP、MSON。
該寫入/讀出控制電路40，還包含NAND電路48、反相電路49、延遲電路50、NAND電路51、及反相電路52。這些電路48～52，響應(yīng)控制信號MSON及模式選擇信號MLT而生成控制信號/SSOP和SSON。
該寫入/讀出控制電路40還包含用于控制圖2所示的晶體管30的TGBL0控制電路53、及用于控制圖2所示的晶體管32的TGZBL1控制電路54。TGBL0控制電路53，響應(yīng)激活信號ACT及模式選擇信號MLT而生成控制信號TGBL0。TGZBL1控制電路54，響應(yīng)激活信號ACT及模式選擇信號MLT而生成控制信號TGZBL1。
圖6是表示圖1所示控制電路16的主要結(jié)構(gòu)的框圖。參照圖6可知，該控制電路16，包含與模式寄存器15的多個位MA0～MA8對應(yīng)設(shè)置的多個鎖存電路60～68、與多個鎖存電路60～68對應(yīng)設(shè)置的多個定時反相電路70～78、命令譯碼器80、及反相電路81。
各鎖存電路60～68，由相互連接的2個反相電路構(gòu)成。
定時反相電路70～78，將來自地址緩沖器11的內(nèi)部地址信號INTA0～INTA8分別傳送到鎖存電路60～68。
命令譯碼器80，對通過控制信號緩沖器12從外部施加的命令進行譯碼，并生成與該命令對應(yīng)的控制信號。例如，當施加用于使模式寄存器15的設(shè)定可以進行的模式寄存器設(shè)定命令時，命令譯碼器80生成L電平的模式寄存器設(shè)定信號/MSET。在將該模式寄存器設(shè)定信號/MSET直接供給定時反相電路70～78的同時，還將由反相電路81反相后的模式寄存器設(shè)定信號MSET供給定時反相電路70～78。而當從外部施加指令執(zhí)行刷新的自動刷新執(zhí)行命令時，命令譯碼器80生成自動刷新信號ARF。
如圖7所示，在時鐘信號CLK上升時，如芯片選擇信號/CS為L電平、行地址選通信號/RAS為L電平、允許寫入信號/WE為L電平、且列地址選通信號/CAS為L電平，則命令譯碼器80將這些信號識別為模式寄存器設(shè)定命令。因此，生成僅為規(guī)定時間的L電平的模式寄存器設(shè)定信號/MSET。定時反相電路70～78響應(yīng)該L電平的模式寄存器設(shè)定信號/MSET而被激活，并將內(nèi)部地址信號INTA0～INTA8分別鎖存在鎖存電路60～68內(nèi)。被鎖存在鎖存電路60～68內(nèi)的信號，分別登錄于模式寄存器15的多個位MA0～MA8。在這些位中，例如位MA0～MA2表示脈沖串長度。位MA8在現(xiàn)有的SDRAM中不使用，但在這里則表示多值存儲模式。更具體地說，當在位MA8上登錄H電平的信號時，該SDRAM進入4值存儲模式，當在位MA8上登錄L電平的信號時，該SDRAM進入2值存儲模式。因此，當使該SDRAM為4值存儲模式時，應(yīng)使外部地址信號A8為H電平，而當使該SDRAM為2值存儲模式時，應(yīng)使外部地址信號A8為L電平。該模式寄存器15的位MA8，作為模式選擇信號MLT供給圖4和圖5所示的寫入/讀出控制電路40。
圖8是表示用于刷新圖1所示存儲單元陣列13的電路的框圖。這里，有自刷新模式和自動刷新模式。
參照圖8可知，該SDRAM還備有刷新定時器84、多路復用器(MUX)85、傳輸門86、87、分頻電路88、及刷新計數(shù)器89。刷新定時器84，按預定的刷新周期生成自刷新信號SRF。多路復用器85，接受來自刷新定時器84的自刷新信號SRF及來自圖6所示的命令譯碼器80的自動刷新信號ARF，并在自刷新模式時選擇自刷新信號SRF，在自動刷新模式時選擇自動刷新信號ARF。由多路復用器85選定的刷新信號RF，供給傳輸門86、87。傳輸門86、87，響應(yīng)來自模式寄存器15的模式選擇信號MLT而接通/斷開。在4值模式的情況下，響應(yīng)H電平的模式選擇信號MLT及L電平的模式選擇信號/MLT，傳輸門86接通而傳輸門87斷開。另一方面，在2值存儲模式的情況下，響應(yīng)L電平的模式選擇信號MLT及H電平的模式選擇信號/MLT，傳輸門86斷開而傳輸門87接通。因此，分頻電路88，在2值存儲模式的情況下以規(guī)定的分頻比(例如1/3)對由多路復用器85供給的刷新信號RF進行分頻。
刷新計數(shù)器89，響應(yīng)由多路復用器85直接供給的刷新信號RF或由分頻電路88分頻后的刷新信號RF而依次生成行地址信號RA。
以下，說明結(jié)構(gòu)如上所述的SDRAM的動作。這里，如圖9所示，設(shè)存儲電容器22的電容為Cs，設(shè)各主位線BLM、/BLM的寄生電容為Cbm，設(shè)各副位線BLS、/BLS的寄生電容為Cbs，并設(shè)基準電容器31的電容為zCs(存儲電容器22的電容Cs的z倍)。
(1)在4值存儲模式的情況下在將該SDRAM設(shè)定為4值存儲模式的情況下，在圖6所示的模式寄存器15的位MA8登錄H電平的信號。因此，由模式寄存器15生成H電平的模式選擇信號MLT。該H電平的模式選擇信號MLT供給在圖4中示出的寫入/讀出控制電路40，更具體地說，是供給圖5所示寫入/讀出控制電路40中的NAND電路42、NAND電路48、TGBL0控制電路53、及TGZBL1控制電路54。寫入/讀出控制電路40，響應(yīng)該信號而生成如圖10和圖11所示的控制信號TG0、MSON、/MSOP、SSON、/SSOP、TGBL0、TGZBL1。
在多值存儲模式中，如圖12所示，存儲電容器22被充電為VCC、(2/3)VCC、(1/3)VCC、或GND，并由此而將2位的數(shù)據(jù)信號寫入1個動態(tài)存儲單元20。這里，VCC對應(yīng)于數(shù)據(jù)信號(11)，(2/3)VCC對應(yīng)于數(shù)據(jù)信號(10)，(1/3)VCC對應(yīng)于數(shù)據(jù)信號(01)，GND對應(yīng)于數(shù)據(jù)信號(00)。
首先，用圖10的時間圖說明從存儲單元20讀出數(shù)據(jù)信號(10)時的動作。
在由圖6所示的命令譯碼器80生成讀出或刷新請求信號之前，控制信號TG0、TGBL0、TGZBL1全部為H電平。而控制信號MSON為L電平、且控制信號/MSOP為H電平。此外，控制信號SSON為L電平、且控制信號/SSOP為H電平。這時，位線BL和/BL，由均衡/預充電電路90進行均衡，且預充電為(1/2)VCC。因此，主位線BLM和/BLM以及副位線BLS和/BLS的電壓均為(1/2)VCC。
當由命令譯碼器80生成讀出或刷新請求信號時，首先，控制信號TGBL0、TGZBL1變?yōu)長電平，從而使晶體管30和32截止。
接著，由圖2和圖5所示的字線驅(qū)動器24使字線WL的電壓上升，從而使存取晶體管21導通。因此，存儲電容器22所存儲的電荷流出到主位線BLM和副位線BLS上。更具體地說，由電容Cs、Cbm、和Cbs存儲的總電荷按這些電容Cs、Cbm、和Cbs重新分配。這里，由于將存儲電容器22充電為(2/3)VCC，所以，如假定重新分配后的主位線BLM和副位線BLS的電壓為n1VCC(電源電壓VCC的n1倍)，則下列的式(1)成立。12(Cbm+Cbs)Vcc+23CsVcc=(Cbm+Cbs+Cs)n1Vcc···(1)]]>因此，重新分配后的電壓n1VCC，由下式(2)表示。n1Vcc=12(Cbm+Cbs)+23CsCbm+Cbs+CsVcc···(2)]]>由于另一邊的主位線/BLM和副位線/BLS的電壓保持在(1/2)VCC，所以在主位線BLM與/BLM之間(副位線BLS與/BLS之間)將產(chǎn)生由以下的式(3)、(4)表示的電位差ΔV。ΔV=n1Vcc-12Vcc···(3)]]>=CsVcc6(Cbm+Cbs+Cs)···(4)]]>接著，當控制信號TG0變?yōu)長電平時，晶體管28和29截止，將副位線BLS及/BLS與主位線BLM及/BLM電氣隔離。
然后，當控制信號MSON變?yōu)镠電平、且控制信號/MSOP變?yōu)長電平時，主讀出放大器26開始動作，使高電位側(cè)的主位線BLM的電壓變?yōu)殡娫措妷篤CC，并使低電位側(cè)的主位線/BLM的的電壓變?yōu)榻拥仉妷篏ND。這時，由于副位線BLS及/BLS與主位線BLM及/BLM隔離，所以副位線BLS與/BLS之間的電位差仍保持ΔV。
在由主讀出放大器26完成放大后，控制信號TGBL0僅在規(guī)定期間變?yōu)镠電平，與此相應(yīng)地使晶體管30導通。這時，由于主位線BLM的電壓由主讀出放大器26固定在電源電壓VCC，所以將基準電容器31充電到VCC。
在控制信號TGBL0返回L電平后，控制信號TGZBL1僅在規(guī)定期間變?yōu)镠電平，與此相應(yīng)地使晶體管32導通。因此，由電容zCs和Cbs存儲的總電荷按這兩個電容zCs和Cbs重新分配。由于電容zCs被充電為VCC、且電容Cbs被充電為(1/2)VCC，所以，如假定重新分配后的副位線/BLS的電壓為n2VCC，則下列的式(5)成立。12VccCbs+zCsVcc=(Cbs+zCs)n2Vcc···(5)]]>因此，重新分配后的電壓n2VCC，由下式(6)表示。n2Vcc=12Cbs+zCsCbs+zCsVcc···(6)]]>因此，在副位線/BLS上產(chǎn)生的起伏電壓ΔVref，由下式(7)、(8)表示。ΔVref=n2Vcc-12Vcc···(7)]]>=zCsVcc2(Cbs+zCs)···(8)]]>這里，假定主位線BLM的寄生電容Cbm為存儲電容器22的電容Cs的m倍(Cbm＝mCs)、副位線的寄生電容Cbs為存儲電容器22的電容Cs的s倍(Cbm＝sCs)，并假定下式(9)成立，則可以導出下式(10)。
ΔVref＝2ΔV …(9)z2(s+z)=13(m+s+1)···(10)]]>這里，例如假定m＝1.5、且s＝1.5，則可得z＝3/10。
接著，當控制信號SSON變?yōu)镠電平、且控制信號/SSOP變?yōu)長電平時，副讀出放大器27開始動作，使高電位側(cè)的副位線/BLS的電壓變?yōu)殡娫措妷篤CC，并使低電位側(cè)的副位線BLS的的電壓變?yōu)榻拥仉妷篏ND。
這樣，由主位線對BLM、/BLM讀出的數(shù)據(jù)信號，通過圖2所示的列選擇門UCS、高位輸入輸出線對UIO、/UIO及圖1所示的數(shù)據(jù)輸入輸出緩沖器14輸出到外部。另一方面，由副位線對BLS、/BLS讀出的數(shù)據(jù)信號，通過圖2所示的列選擇門LCS、低位輸入輸出線對LIO、/LIO及圖1所示的數(shù)據(jù)輸入輸出緩沖器14輸出到外部。當存儲電容器22如上所述被充電為(2/3)VCC時，輸出2位的數(shù)據(jù)信號(10)。
以下，用圖11的時間圖說明數(shù)據(jù)信號的重寫動作。
在數(shù)據(jù)信號被輸出后，當控制信號MSON變?yōu)長電平、控制信號/MSOP變?yōu)镠電平、控制信號SSON變?yōu)镠電平、且控制信號/SSOP變?yōu)長電平時，主讀出放大器26及副讀出放大器27停止動作。
接著，當控制信號TG0變?yōu)镠電平時，使晶體管28和29導通，在主位線BLM與副位線BLS之間進行電荷的重新分配。這里，由于主位線BLM的電壓為VCC、且副位線BLS的電壓為GND(0V)，所以，為了將存儲電容器22重新充電為(2/3)VCC，下式(11)必須成立。VccCs+VccCbm=23Vcc(Cs+Cbm+Cbs)···(11)]]>如上所述，由于Cbm＝mCs、Cbs＝sCs，所以該式(11)可改寫為下式(12)、(13)的形式。1+m=23(1+m+s)···(12)]]>m＝2s-1 …(3)另外，在將存儲電容器22充電到VCC的情況下，就是說，當在存儲單元20內(nèi)存儲著數(shù)據(jù)信號(11)時，如圖13所示，在主位線BLM與/BLM之間以及副位線BLS與/BLS之間將產(chǎn)生3ΔV的電位差。因此，由主讀出放大器26使主位線BLM的電壓變?yōu)殡娫措妷篤CC，并使主位線/BLM的電壓變?yōu)榻拥仉妷篏ND。并且，由副讀出放大器27使副位線BLS的電壓變?yōu)殡娫措妷篤CC，并使副位線/BLS的電壓變?yōu)镚ND。
因此，在這種情況下，輸出數(shù)據(jù)信號(11)。
另外，在將存儲電容器22充電到(1/3)VCC的情況下，就是說，當在存儲單元20內(nèi)存儲著數(shù)據(jù)信號(01)時，如圖14所示，在主位線BLM與/BLM之間以及副位線BLS與/BLS之間將產(chǎn)生ΔV的電位差。在這種情況下，因主位線BLM的電壓降低，所以，由主讀出放大器26使主位線BLM的電壓變?yōu)榻拥仉妷篏ND，并使主位線/BLM的電壓變?yōu)殡娫措妷篤CC。而在這種情況下，因副位線/BLS的電壓降低，所以，由副讀出放大器27使副位線BLS的電壓變?yōu)殡娫措妷篤CC，并使副位線/BLS的電壓變?yōu)榻拥仉妷篏ND。
因此，在這種情況下，輸出數(shù)據(jù)信號(01)。
另外，在將存儲電容器22充電到接地電壓GND的情況下，就是說，當在存儲單元20內(nèi)存儲著數(shù)據(jù)信號(00)時，如圖15所示，主位線BLM和副位線BLS的電壓降低3ΔV。因此，由主讀出放大器26使主位線BLM的電壓變?yōu)榻拥仉妷篏ND，并使主位線/BLM的電壓變?yōu)殡娫措妷篤CC。并且，由副讀出放大器27使副位線BLS的電壓變?yōu)榻拥仉妷篏ND，并使副位線/BLS的電壓變?yōu)殡娫措妷篤CC。
因此，在這種情況下，輸出數(shù)據(jù)信號(00)。
如上所述，在4值存儲模式中，將2位的數(shù)據(jù)信號寫入1個存儲單元20，并從1個存儲單元讀出2位的數(shù)據(jù)信號。如下列的表1所示，當存儲電容器22被充電為VCC時讀出數(shù)據(jù)信號(11)，當充電到(2/3)VCC時讀出數(shù)據(jù)信號(10)，當充電到(1/3)VCC時讀出數(shù)據(jù)信號(01)，當充電到GND時讀出數(shù)據(jù)信號(00)。
另外，在4值存儲模式的情況下，由于模式選擇信號MLT為H電平，所以使圖8所示的傳輸門86接通，并使傳輸門87斷開。因此，來自多路復用器85的刷新信號RF直接施加于刷新計數(shù)器89，而不通過分頻電路88。由此，使刷新計數(shù)器89響應(yīng)該未被分頻的刷新信號RF而生成行地址信號RA。
在自刷新模式下，來自刷新定時器84的自刷新信號SRF，作為刷新信號RF施加于刷新計數(shù)器89，所以按預定的周期進行刷新。另一方面，在自動刷新模式下，來自命令譯碼器80的自動刷新信號ARF，作為刷新信號RF施加于刷新計數(shù)器89，所以按從外部施加的自動刷新命令的周期進行刷新。
(2)在2值存儲模式的情況下在將該SDRAM設(shè)定為2值存儲模式的情況下，在圖6所示的模式寄存器15的位MA8登錄L電平的信號。因此，由模式寄存器15生成L電平的模式選擇信號MLT。該L電平的模式選擇信號MLT供給在圖4和圖5中示出的寫入/讀出控制電路40。當模式選擇信號MLT為L電平時，寫入/讀出控制電路40，生成如圖16和圖17所示的控制信號MSON、/MSOP、SSON、/SSOP、TG0、TGBL0、TGZBL1。在這種情況下，由于對寫入/讀出控制電路40中的NAND電路48施加L電平的模式選擇信號MLT，所以，控制信號SSON保持L電平，控制信號/SSOP保持H電平。因此，副讀出放大器27不會被激活。
首先，用圖16的時間圖說明讀出動作。
在字線WL上升之前，控制信號TG0、TGBL0、TGZBL1全部為H電平，主位線BLM和/BLM以及副位線BLS和/BLS，被預充電到(1/2)VCC。
接著，控制信號TGBL0、TGZBL1變?yōu)長電平，使晶體管30和32截止。在該2值存儲模式中，在數(shù)據(jù)信號的重寫結(jié)束之前，晶體管30和32為截止狀態(tài)。
然后，當字線WL上升時，在主位線BLM與/BLM之間產(chǎn)生電位差ΔV。在圖16中假定存儲電容器22被充電到VCC，因而使主位線BLM的電壓上升。因此，在將存儲電容器22充電到GND時，主位線BLM的電壓下降。另外，由于存儲電容器22的電荷在副位線BLS及/BLS與主位線BLM及/BLM連接著的狀態(tài)下流出，所以，這里所產(chǎn)生的電位差ΔV與上述4值存儲模式的情況相同。
接著，控制信號TG0變?yōu)長電平，使晶體管28和29截止。由此，將副位線BLS及/BLS與主位線BLM及/BLM電氣隔離。這里，之所以使副位線BLS及/BLS與主位線BLM及/BLM電氣隔離，是為了減輕主讀出放大器26進行放大時的負荷。因此，如果沒有必要減輕放大時的負荷，則也可以使控制信號TG0仍保持原來的H電平。
然后，當控制信號MSON變?yōu)镠電平、且控制信號/MSOP變?yōu)長電平時，主讀出放大器26開始動作，使主位線BLM的電壓變?yōu)殡娫措妷篤CC，并使主位線/BLM的的電壓變?yōu)榻拥谿ND。
這樣，由主位線對BLM、/BLM讀出的數(shù)據(jù)信號，通過圖2所示的列選擇門UCS、高位輸入輸出線對UIO、/UIO及圖1所示的數(shù)據(jù)輸入輸出緩沖器14輸出到外部。在圖16中，由于主位線BLM為電源電壓VCC，所以，輸出1位的數(shù)據(jù)信號(1)。在將存儲電容器22充電為接地電壓GND時，由于主位線BLM的電壓為接地電壓GND，所以，輸出1位的數(shù)據(jù)信號(2)。
以下，用圖17的時間圖說明數(shù)據(jù)信號的重寫動作。
在控制信號MSON變?yōu)長電平且控制信號/MSOP變?yōu)镠電平、因而使主讀出放大器26停止動作之前，字線WL下降。因此，由于主位線BLM的電壓固定在電源電壓VCC，所以，存儲電容器22被再次充電到VCC。
如上所述，在2值存儲模式的情況下，將1位的數(shù)據(jù)信號寫入1個存儲單元20，并從1個存儲單元讀出1位的數(shù)據(jù)信號。
另外，在2值存儲模式的情況下，由于模式選擇信號MLT為L電平，所以使圖8所示的傳輸門86斷開而傳輸門87接通。因此，來自多路復用器85的刷新信號RF施加于分頻電路88，由該電路分頻后的刷新信號RF施加于刷新計數(shù)器89。因此，使刷新計數(shù)器89響應(yīng)該分頻后的刷新信號RF而生成行地址信號RA。所以，如果分頻電路88的分頻比為1/3，則2值存儲模式的刷新周期為上述4值存儲模式的刷新周期的3倍。
如上所述，按照本實施形態(tài)1，可以進行4值存儲器和2值存儲器的切換。因此，當在筆記本式個人計算機等中采用這種SDRAM時，如果在起動多個應(yīng)用程序的正常狀態(tài)下將該SDRAM設(shè)定為4值存儲模式，則可將存儲容量增大到例如128兆字節(jié)。另一方面，如在暫停狀態(tài)下將該SDRAM設(shè)定為2值存儲模式，則存儲容量減小到例如64兆字節(jié)，因在暫停狀態(tài)下不需要很多的工作區(qū)，所以這種數(shù)量級的存儲容量是足夠的。此外，如假定4值存儲模式的刷新周期例如為64毫秒，則2值存儲模式的刷新周期例如為128毫秒。這樣，在2值存儲模式下刷新周期變長，但由于存儲電容器22的電容值對于2值存儲器來說是足夠大的，所以能充分地進行刷新。并且，由于刷新周期長，所以2值存儲模式的耗電量減低。因此，當在筆記本式個人計算機等中采用該SDRAM時，可以使暫停狀態(tài)下的耗電量減低。
另外，無論是4值存儲模式還是2值存儲模式，進行動作的大部分電路是通用的，所以能夠抑制這種電路所需配置面積的增加。此外，在2值存儲模式下，副讀出放大器27始終不工作，所以能減低耗電量。另外，由于可通過從外部將所需的信號登錄在模式寄存器15內(nèi)來決定模式選擇信號MLT的邏輯電平，所以能靈活地將該SDRAM設(shè)定為4值存儲模式或2值存儲模式。
另外，由于設(shè)有分頻器88，所以沒有必要設(shè)置用于4值存儲模式和2值存儲模式的兩種刷新定時器。此外，由于自動刷新信號ARF也由分頻電路88進行分頻，所以，無論是4值存儲模式還是2值存儲模式，只須按一定的周期施加自動刷新命令即可，因而自動刷新所需要的控制就變得容易了。圖18是表示本發(fā)明實施形態(tài)2的半導體存儲裝置的主要結(jié)構(gòu)的框圖。在上述實施形態(tài)1中，對所有的存儲區(qū)#1～#4設(shè)置1個寫入/讀出控制電路40，該寫入/讀出控制電路40，響應(yīng)1個模式選擇信號MLT而對所有的存儲區(qū)#1～#4進行控制，但在本實施形態(tài)2中，如圖18所示，與4個存儲區(qū)#1～#4對應(yīng)設(shè)置4個寫入/讀出控制電路91～94，寫入/讀出控制電路91～94，對存儲區(qū)#1～#4分別獨立地進行控制。即，寫入/讀出控制電路91，與圖4所示的寫入/讀出控制電路40一樣，響應(yīng)模式選擇信號MLT#1而生成控制信號TG0#1、TGBL0#1、TGZBLI#1、/MSOP#1、MSON#1、/SSOP#1、SSON#1，并供給存儲區(qū)#1。寫入/讀出控制電路92～94的工作方式，均與該寫入/讀出控制電路91一樣。
在這種SDRAM中，例如，如果模式選擇信號MLT#1為L電平、模式選擇信號MLT#2～#4為H電平，則如圖19所示，僅存儲區(qū)#1為2值存儲模式，其他存儲區(qū)#2～#4為4值存儲模式。因此，存儲區(qū)#2～#4的存儲容量為存儲區(qū)#1的存儲容量(16兆位)的2倍(32兆位)，但存儲區(qū)#1的刷新周期為存儲區(qū)#2～#4的刷新周期(128毫秒)的3倍(384毫秒)。
按照本實施形態(tài)2，如將起動中的應(yīng)用程序存儲在存儲區(qū)#2～#4內(nèi)，而將存取頻度低的暫停狀態(tài)的數(shù)據(jù)存儲在存儲區(qū)#1內(nèi)，則可以構(gòu)成具有必要和足夠的存儲容量而且耗電量低的SDRAM。特別是，在像內(nèi)裝SDRAM的微處理機那樣的存儲容量固定的半導體芯片中，能以適當均衡的方式對存儲容量和耗電量進行切換。在上述實施形態(tài)1中由模式寄存器15生成模式選擇信號MLT，但在本實施形態(tài)3中，如圖20所示，根據(jù)供選擇的焊接方案生成模式選擇信號MLT。即，在該SDRAM中，設(shè)有焊接點95和包含反相電路96、97的模式選擇信號生成電路。如果將電源電壓VCC的導線焊接于焊接點95，則模式選擇信號MLT為H電平。另一方面，如果將接地電壓GND的導線焊接于焊接點95，則模式選擇信號MLT為L電平。因此，可以根據(jù)供選擇的焊接方案將該SDRAM切換為4值存儲模式或2值存儲模式。
因此，在組裝階段，如果所制造的SDRAM的存儲單元容限足夠大，則可將該SDRAM固定為4值存儲模式，如果存儲單元容限不夠大，那么，可將該SDRAM固定為2值存儲模式。即，將能作為多值存儲器使用的SDRAM固定為4值存儲模式，如果存儲單元容限不夠大，那么，可將該SDRAM固定為2值存儲模式。即，可將不能作為多值存儲器使用的SDRAM作為2值存儲器使用，其結(jié)果是，可以提高制造的合格率。在上述實施形態(tài)3中根據(jù)供選擇的焊接方案生成模式選擇信號MLT，但在本實施形態(tài)4中，如圖21所示，根據(jù)供選擇的熔絲生成模式選擇信號MLT。在該SDRAM中，代替圖20所示的焊接點95而設(shè)置熔絲98和電阻元件99。熔絲98，例如由多晶硅等構(gòu)成，可以用激光微調(diào)法等切斷。電阻元件99具有兆歐級的高電阻值。因此，當熔絲98未被切斷時，反相電路96的輸入被上拉到電源電壓VCC，因而使模式選擇信號MLT為H電平。另一方面，當熔絲98被切斷時，反相電路96的輸入被下拉到接地電壓GND，因而使模式選擇信號MLT為L電平。
因此，在切割階段之前，如果在晶片上形成的SDRAM的存儲單元容限足夠大，則可將該SDRAM固定為多值存儲模式，如果存儲單元的容限不夠，那么，可將該SDRAM固定為2值存儲模式。因此，與上述實施形態(tài)3一樣，可將不能作為4值存儲器使用的SDRAM作為2值存儲器使用，因而可以提高制造的合格率。在上述實施形態(tài)3的SDRAM中，還可以設(shè)置如圖22所示的內(nèi)部電源電路。該內(nèi)部電源電路接受外部電源電壓EVCC，并將低于外部電源電壓EVCC的內(nèi)部電源電壓IVCC供給例如圖1所示的存儲單元陣列13。
參照圖22可知，該內(nèi)部電源電路，備有傳輸門100、101、差動放大器102、及P溝道MOS晶體管103。傳輸門100，響應(yīng)模式選擇信號MLT和/MLT而接通/斷開，并有選擇地將基準電壓VrefL供給差動放大器102的反相輸入端子。傳輸門101，響應(yīng)模式選擇信號MLT和/MLT而接通/斷開，并有選擇地將高于基準電壓VrefL的基準電壓VrefH供給差動放大器102的反相輸入端子。內(nèi)部電源電壓IVCC反饋到差動放大器102的同相輸入端子，并由此使差動放大器102控制晶體管103，以使內(nèi)部電源電壓IVCC等于基準電壓VrefL或VrefH。
在4值存儲模式的情況下，就是說，當模式選擇信號MLT為H電平、且模式選擇信號/MLT為L電平時，使傳輸門100斷開，并使傳輸門101接通。因此，將較高的基準電壓VrefH供給差動放大器102，其結(jié)果是，該內(nèi)部電源電路供給與基準電壓VrefH相等的內(nèi)部電源電壓IVCC。
另一方面，在2值存儲模式的情況下，就是說，當模式選擇信號MLT為L電平、且模式選擇信號/MLT為H電平時，使傳輸門100接通，并使傳輸門101斷開。因此，將較低的基準電壓VrefL供給差動放大器102，其結(jié)果是，該內(nèi)部電源電路供給與基準電壓VrefL相等的內(nèi)部電源電壓IVCC。
按照本實施形態(tài)5，由于在4值存儲模式的情況下內(nèi)部電源IVCC電壓變高，所以使存儲單元的寫入和讀出的容限增大。而在2值存儲模式的情況下內(nèi)部電源電壓IVCC變低，所以能夠在確保寫入和讀出容限的同時使耗電量減低。
本次公開的實施形態(tài)在所有方面均以實例進行了說明，但不應(yīng)理解為有任何限制。本發(fā)明的范圍，包括以上雖未說明但由權(quán)利要求指示的并在與權(quán)利要求范圍同等的意義和范圍內(nèi)的所有變更。
權(quán)利要求
1.一種半導體存儲裝置，備有各自包含存儲電容器(22)的多個動態(tài)存儲單元(20)；及寫入/讀出電路(WL、BLM、/BLM、BLS、/BLS、26～32、40)，在第1模式中，通過將上述存儲電容器(22)充電為第1多個電壓中的任何一個電壓而將數(shù)據(jù)信號寫入上述動態(tài)存儲單元(20)，且將該數(shù)據(jù)信號從上述動態(tài)存儲單元(20)讀出，在第2模式中，通過將上述存儲電容器(22)充電為比第1多個電壓多的第2多個電壓中的任何一個電壓而將數(shù)據(jù)信號寫入上述動態(tài)存儲單元(20)，且將該數(shù)據(jù)信號從上述動態(tài)存儲單元(20)讀出。
2.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于還備有刷新裝置(84～89)，在上述第1模式中，以第1周期將上述動態(tài)存儲單元(20)刷新，在上述第2模式中，以比上述第1周期短的第2周期將上述動態(tài)存儲單元(20)刷新。
3.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于上述寫入/讀出電路，包含與上述動態(tài)存儲單元(20)連接的字線(WL)；與上述動態(tài)存儲單元(20)連接的第1位線(BLM)；與上述第1位線(BLM)互補的第2位線(/BLM)；連接在上述第1位線(BLM)與上述第2位線(/BLM)之間的第1讀出放大器(26)；第3位線(BLS)；與上述第3位線(BLS)互補的第4位線(/BLS)；連接在上述第3位線(BLS)與上述第4位線(/BLS)之間的第2讀出放大器(27)；連接在上述第1位線(BLM)與上述第3位線(BLS)之間的第1晶體管(28)；連接在上述第2位線(/BLM)與上述第4位線(/BLS)之間的第2晶體管(29)；基準電容器(31)；連接在上述第1位線(BLM)與上述基準電容器(31)之間的第3晶體管(30)；連接在上述第4位線(/BLS)與上述基準電容器(31)之間的第4晶體管(32)。
4.根據(jù)權(quán)利要求3所述的半導體存儲裝置，其特征在于上述寫入/讀出電路，還包含控制電路(40)，在上述第2模式中，使上述第1和第2晶體管(28、29)導通、且使上述第3和第4晶體管(30、32)截止，接著，將上述字線(WL)激活，然后使上述第1和第2晶體管(28、29)截止，接著，將上述第1讀出放大器(26)激活，然后使上述第3晶體管(38)導通，并使上述第4晶體管(32)導通，接著將上述第2讀出放大器(27)激活。
5.根據(jù)權(quán)利要求3(或權(quán)利要求4)所述的半導體存儲裝置，其特征在于當上述第1或第2位線(BLM、/BLM)的寄生電容(Cbm)、上述第3或第4位線(BLS、/BLS)的寄生電容(Cbs)與上述基準電容器(31)的電容(zCs)之比為m∶s∶z時，滿足z/(2(s+z))＝1/(3(m+s+1))的關(guān)系。
6.根據(jù)權(quán)利要求4所述的半導體存儲裝置，其特征在于上述控制電路(40)，在上述第2讀出放大器(27)激活后，使上述第1和第2讀出放大器(26、27)變?yōu)榉羌せ顮顟B(tài)，接著，使上述第1和第2晶體管(28、29)導通、然后，使上述字線(WL)變?yōu)榉羌せ顮顟B(tài)。
7.根據(jù)權(quán)利要求6所述的半導體存儲裝置，其特征在于當上述第1或第2位線(BLM、/BLM)的寄生電容(Cbm)與上述第3或第4位線(BLS、/BLS)的寄生電容(Cbs)之比為m∶s時，滿足m＝2s-1的關(guān)系。
8.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于上述半導體存儲裝置是與時鐘信號(CLK)同步動作的同步型半導體存儲裝置，上述半導體存儲裝置，還備有用于存儲指示上述第1和第2模式的選擇信號(MLT)的模式寄存器(15)。
9.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于上述多個動態(tài)存儲單元(20)，被分割為相互間可獨立動作的多個存儲區(qū)(#1～#4)，上述寫入/讀出電路(91～94)，將上述多個存儲區(qū)(#1～#4)中的任何一個存儲區(qū)設(shè)定為上述第1模式，而將其余的存儲區(qū)設(shè)定為上述第2模式。
10.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于上述半導體存儲裝置還備有焊接點(95)；及選擇信號生成電路(96、97)，根據(jù)上述焊接點(95)生成指示上述第1和第2模式的選擇信號(MLT)。
11.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于上述半導體存儲裝置還備有熔絲(98)及選擇信號生成電路(96、97)，根據(jù)上述熔絲(98)生成指示上述第1和第2模式的選擇信號(MLT)。
12.根據(jù)權(quán)利要求1所述的半導體存儲裝置，其特征在于上述半導體存儲裝置，還備有內(nèi)部電源電路(100～103)，接受外部電源電壓(EVCC)，在上述第1模式時供給低于上述外部電源電壓(EVCC)的第1內(nèi)部電源電壓(IVCC)，而在上述第2模式時供給低于上述外部電源電壓(EVCC)但高于上述第1內(nèi)部電源電壓(IVCC)的第2內(nèi)部電源電壓(IVCC)。
全文摘要
在可切換的多位DRAM中,除主位線對(BLM、/BLM)和主讀出放大器(26)外,還設(shè)有副位線對(BLS、/BLS)和副讀出放大器(27),將晶體管(28、29)連接在主位線對(BLM、/BLM)與副位線對(BLS、/BLS)之間,并將晶體管(30)、基準晶體管(31)、晶體管(32)連接在主位線(BLM)與互補副位線(/BLS)之間。通過控制這些部件,可將存儲單元(20)作為4值存儲器使用,或作為2值存儲器使用。因此,可以切換存儲容量和耗電量。
文檔編號G11C11/56GK1242578SQ9910408
公開日2000年1月26日 申請日期1999年3月23日 優(yōu)先權(quán)日1998年7月17日
發(fā)明者伊藤孝 申請人:三菱電機株式會社