專利名稱：用于半導體存儲器器件的高壓發(fā)生電路的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲器器件，特別是，本發(fā)明涉及一種用于半導體器件并能夠產(chǎn)生高于外部電源電壓VDD的恒定高壓的高壓發(fā)生電路。
下面將結(jié)合附圖描述用于半導體存儲器器件的背景技術的高壓發(fā)生電路。
在用于半導體存儲器器件的背景技術的高壓發(fā)生電路中，一個閃速存儲器被用做所述半導體存儲器器件。
圖1a、1b的框圖示出了半導體存儲器器件和用于該器件的背景技術的高壓發(fā)生電路。
如圖1b所示，所述用于半導體存儲器器件的背景技術的高壓發(fā)生電路包括第一時鐘發(fā)生器5、第二時鐘發(fā)生器6、第一泵7、第二泵8、外部電壓調(diào)節(jié)部分9、擦除泵11和字線舉升(boost)部分10。
在程序和擦除模式期間，通過輸入一個內(nèi)部震蕩器信號OSC和一個被使能的使能信號SVPP，第一時鐘發(fā)生器5輸出第一時鐘信號CLK1。所述第一時鐘發(fā)生器5的運行是由來自所述外部電壓調(diào)節(jié)部分9的第一控制信號STOP1控制的。
在程序和擦除模式期間，通過輸入所述外部震蕩器信號OSC和一個被使能的使能信號SVPP，第二時鐘發(fā)生器6輸出第二時鐘信號CLK2。所述第二時鐘發(fā)生器6的運行是由來自外部電壓調(diào)節(jié)部分9的第二控制信號STOP2控制的。
通過輸入所述第一時鐘CLK1，第一泵7輸出高電平的第一激勵電壓VHI。通過輸入第二時鐘信號CLK2和第一激勵電壓VHI，第二泵8輸出高于所述第一激勵電壓VHI的第二激勵電壓VVHI。
外部電壓調(diào)節(jié)部分9接收所述第一和第二激勵電壓VHI和VVHI、使能信號SVPP和基準電壓VREF，并輸出用于控制所述第一和第二時鐘發(fā)生器5和6的第一和第二控制信號STOP1和STOP2。所述外部電壓調(diào)節(jié)部分9分別向行譯碼器2、列譯碼器3和Y-存取部分4輸出外部控制電壓VPGG、VPG和VPP。
字線舉升部分10在讀模式期間使字線電壓升高，并將其輸出給所述行譯碼器2。
通過輸入第一和第二激勵電壓VHI和VVHI，擦除泵11輸出一個擦除電壓。
下面將描述上述用于半導體存儲器器件的背景技術的高壓發(fā)生電路的每個構(gòu)件。
如圖2所示，所述字線舉升部分10包括第一NMOS晶體管NM1，其漏極被連接到電源VDD端，該晶體管是通過向它的柵極輸入一個予充電阻擋信號PRECH(非)被操作的；連接在時鐘信號KICK(非)輸入端和所述第一NMOS晶體管NM1的源極之間、用于反相所述時鐘信號KICK(非)的第一和第二反相器14和15；在所述第一反相器和所述第一NMOS晶體管NM1的源極之間形成的第一電容器C1；在所述第二反相器和所述第一NMOS晶體管NM1的源極之間形成的第二電容器C2；用于輸出使能第一和第二反相器14和15的使能信號的控制邏輯13；和用于輸出運行所述控制邏輯13的一個電壓的電壓檢測電路12。被舉升的字線電壓VPGG經(jīng)過位于所述第一NMOS晶體管NM1和所述第一和第二電容器C1和C2之間的連接節(jié)點N1被輸出。
第一泵7包括用于通過輸入所述第一時鐘發(fā)生器5的第一時鐘信號CLK1將所述電源電壓舉升(pumping)到高電壓的多個舉升部分(第一、第二、第三、第四和第五舉升操作部分)和一個用于產(chǎn)生用于將每個舉升操作部分的被舉升的電壓傳輸給下一個所述節(jié)點的第一和第二轉(zhuǎn)換電壓TCKX和TCKY的控制信號發(fā)生器。
下面將結(jié)合圖3a描述輸出第一和第二舉升電壓的所述第一泵的第一舉升操作部分。
如圖3a所示，所述第一舉升操作部分包括第二、第三、第四和第五NMOS晶體管NM2、NM3、NM4和NM5，這些晶體管的一個電極被共同連接到電源電壓VDD端；連接在所述第二NMOS晶體管NM2的另一個電極和用于延遲所述第一時鐘信號CLK1的第一延遲部分之間的第一MOS電容器MC1；連接在所述第二晶體管NM2的其它電極和第二接觸節(jié)點CN2之間的第七NMOS晶體管NM7；連接在所述第二NMOS晶體管NM2的所述其它電極和所述第七NMOS晶體管NM7的柵極之間的第六NMOS晶體管NM6，該晶體管的柵極被連接到第三NMOS晶體管NM3的柵極和所述第四NMOS晶體管NM4的其它電極上；用于控制第七NMOS晶體管NM7的第一轉(zhuǎn)換電壓TCKX輸入端；在所述第一轉(zhuǎn)換電壓TCKX輸入端和第七NMOS晶體管NM7的柵極之間形成的第二MOS電容器CM2；在第五NMOS晶體管NM5的其它電極和用于延遲CLK1的被反相的信號CLK1Y的第二延遲部分之間形成的第三MOS電容器MC3；連接在所述第五NMOS晶體管NM5的其它電極和第三接觸節(jié)點CN3之間的第九NMOS晶體管NM9；在第五NMOS晶體管NM5的其它電極和第九NMOS晶體管的柵極之間形成的第八NMOS晶體管NM8，該晶體管的柵極連接到所述第四NMOS晶體管NM4的柵極和第三NMOS晶體管NM3的其它電極上；用于控制第九NMOS晶體管NM9的第二轉(zhuǎn)換電壓TCKY輸入端；和在所述第二轉(zhuǎn)換電壓TCKY輸入端和第九NMOS晶體管NM9的柵極之間形成的第四MOS電容器MC4。
用于將所述第一和第二舉升電壓舉升到第三和第四舉升電壓的第二舉升操作部分包括連接在第二接觸節(jié)點CN2和用于延遲所述CLK1Y信號的第三延遲部分之間的第五MOS電容器MC5；在第二接觸節(jié)點CN2和第四接觸節(jié)點CN4之間形成的第十一NMOS晶體管NM11；在第二接觸節(jié)點VN2和第十一NMOS晶體管NM11的柵極之間形成的第十NMOS晶體管NM10；用于輸入第十一NMOS晶體管NM11的控制信號的所述第一泵的第二轉(zhuǎn)換電壓TCKY輸入端；連接在所述第十一NMOS晶體管NM11的柵極和所述第二轉(zhuǎn)換電壓TCKY輸入端之間的第七MOS電容器MC7；連接在第三接觸節(jié)點CN3和用于延遲所述第一時鐘信號CLK1的第四延遲部分之間的第六MOS電容器MC6；在第三接觸節(jié)點CN3和第五接觸節(jié)點CN5之間形成的第十三NMOS晶體管NM13；在第三接觸節(jié)點CN3和第十三NMOS晶體管NM13的柵極之間形成的第十二NMOS晶體管NM12；用于控制第十三NMOS晶體管NM13的第一泵的第一轉(zhuǎn)換電壓TCKX輸入端；和連接在第十三NMOS晶體管NM13的柵極和所述第一轉(zhuǎn)換電壓TCKY輸入端之間的第八MOS電容器MC8。所述第十NMOS晶體管NM10的柵極被連接到第三接觸節(jié)點CN3和第十二NMOS晶體管NM12的柵極被連接到第二接觸節(jié)點CN2。
除了CLKIY和CLK1彼此變化和所述第一泵的第三轉(zhuǎn)換電壓TCKX和所述第一泵的第二轉(zhuǎn)換電壓TCKY彼此變化之外，第三舉升操作部分具有與第二舉升操作部分相同的結(jié)構(gòu)。
第四舉升操作部分具有與第二舉升操作部分相同的結(jié)構(gòu)。
第五舉升操作部分具有與第三舉升操作部分相同的結(jié)構(gòu)。
下面結(jié)合附圖3b描述用于輸出所述第一泵的第一轉(zhuǎn)換電壓TCKX和所述第一泵的第二轉(zhuǎn)換電壓TCKY的控制信號發(fā)生器。
如圖3b所示，所述控制信號發(fā)生器包括第十四、第十五、第十六和第十七NMOS晶體管NM14、NM15、NM16和NM17，這些晶體管的一個電極被共同連接到電源電壓VDD端；連接在第十四NMOS晶體管的其它電極和用于延遲所述第一時鐘信號CLK1的第十一延遲部分之間的第九MOS電容器MC9；用于傳輸所述第一轉(zhuǎn)換電壓TCKX且其一個電極被連接到第十四NMOS晶體管NM14的其它電極上的第一PMOS傳輸晶體管；連接在所述第一PMOS傳輸晶體管的其它電極和地電壓VSS端之間的第十八NMOS晶體管NM18，該晶體管由用于延遲所述CLK1Y信號的第十三延遲部分的信號操作；連接在第十七NMOS晶體管NM17的其它電極和用于延遲所述CLKIY信號的第十二延遲部分之間的第十MOS電容器MC10；用于傳輸所述第一泵的第二轉(zhuǎn)換電壓TCKY且其一個電極被連接到所述第十七NMOS晶體管NM17的其它電極上的第二PMOS傳輸晶體管；和連接在所述第二PMOS傳輸晶體管的其它電極和地電壓VSS端之間并由用于延遲所述CLK1信號的第十四延遲部分的信號操作的第九NMOS晶體管NM9。所述第十五NMOS晶體管NM15的柵極被連接到所述第十六和第十七NMOS晶體管NM16和NM17的其它電極，所述第十六NMOS晶體管NM16的柵極被連接到第十四和第十五NMOS晶體管NM14和NM15的其它電極。第十四和第十七NMOS晶體管NM14和NM17的一個電極被連接到它們的每個柵極。電源電壓VDD被施加給第一和第二PMOS傳輸晶體管的柵極。
下面將描述上述背景技術用于半導體存儲器器件的高壓發(fā)生電路的操作。
如圖1b所示，在程序和擦除模式期間，所述第一和第二時鐘發(fā)生器5和6通過輸入所述程序和擦除使能信號SVPP、內(nèi)部OSC信號和外部電壓調(diào)節(jié)部分9的控制信號STOP1和STOP2產(chǎn)生第一和第二時鐘信號CLK1和CLK2。通過圖3a和3b所示的舉升操作，被輸入所述第一時鐘信號的的第一泵7輸出用于程序和擦除的高壓VHI。此時，所述第一泵7將VHI電壓舉升到6VDD的高壓。類似的，通過重復所述舉升操作，被輸入所述第二時鐘信號的第二泵8輸出高壓VVHI。此后，接收所述被舉升電壓VHI和VVHI的外部電壓調(diào)節(jié)部分9向所述行譯碼器2輸出VPGG，用于向半導體存儲器單元輸出字線控制信號，和分別向所述列譯碼器3和所述Y-存取部分4提供VPG和VPP，用于輸出所述半導體存儲器單元的漏極控制信號。
此時，如果VHI和VVHI高于一個目標電壓，則外部電壓調(diào)節(jié)部分9使能所述控制信號STOP1和STOP2禁止所述第一和第二時鐘信號，從而停止舉升操作。如果VHI和VVHI低于所述目標電壓，則外部電壓調(diào)節(jié)部分9禁止所述控制信號STOP1和STOP2使能第一和第二時鐘信號，從而繼續(xù)所述的舉升操作。這個高電壓被施加到所述半導體存儲器器件上，從而可以執(zhí)行所述的程序和擦除操作。
在讀和備用模式下，通過前述操作，VPGG、VPG和VPP電壓被輸出給所述半導體存儲器器件。如果所述存儲器單元被擦除，所述存儲器單元的閾值具有一個幾乎是恒定的值，而不必考慮諸如VDD的外部電壓。此時，如果所述外部電壓VDD變低，被擦除單元的閾值電壓具有相對于所述VDD較高的一個值。因此，被擦除單元的電流值具有很大的變化。最后，讀所述單元的速度變慢。
在讀操作中，如果所述半導體存儲器單元的字線控制電壓VPGG如圖2所示是由所述字線舉升部分10輸出的，那么，可以利用VDD電壓檢測電路12、控制邏輯13、第一和第二反相器和第一和第二電容器調(diào)節(jié)所述字線的電壓電平。此時，如果所述予充電阻擋信號變高從而使第一NMOS晶體管導通，那么，所述字線控制電壓VPGG被舉升到所述連接節(jié)點N1。此時，取決于外部電源電壓VDD的所述字線控制電壓被極大地改變和所述外部電源電壓對噪聲特別敏感，由此而引起所述芯片的誤差。另外，當所述外部電源電壓VDD的電平具有最大值時，所述字線控制電壓VPGG變高。
前述
背景技術：
的用于半導體存儲器器件的高壓發(fā)生電路具有很多問題。
首先，在以低電源電壓進行讀操作的情況下，所述被擦除單元的閾值電壓被比所述電源電壓相對較高地分布，由此，引起較慢的讀操作速度。另外，由于當所述電源電壓具有最大值時所述字線控制電壓電平被極大地改變，所以，在讀操作期間程序被干擾，由此導致操作可靠性的惡化。
因此，本發(fā)明的目的就是要提供一種用于能夠基本克服由于上述現(xiàn)有技術的限制和缺點引起的幾個問題的半導體存儲器器件的高壓發(fā)生電路。
本發(fā)明的目的是提供一種用于半導體存儲器器件的高壓發(fā)生電路，這種電路產(chǎn)生相對于外部電源電壓VDD來講較高的恒定高壓。
本發(fā)明其它的特性和優(yōu)點將在下面予以描述，其中的某些部分可以從下面的描述中明顯看出，或可以通過實踐本發(fā)明學習到。通過在所撰寫的說明書和權(quán)利要求書以及附圖中特別指出的結(jié)構(gòu)，可以實現(xiàn)和達到本發(fā)明的目的和其它優(yōu)點。
為了實現(xiàn)這些和其它的優(yōu)點和根據(jù)本發(fā)明的目的，如概括和概要描述的，根據(jù)本發(fā)明用于半導體存儲器器件并具有一個存儲器陣列、一個行譯碼器、一個列譯碼器和一個用于運行所述存儲器單元陣列的Y-存取部分的的高壓發(fā)生電路包括用于在讀和備用模式以及程序和擦除模式期間產(chǎn)生第一和第二時鐘信號CLK1和CLK1a的第一時鐘發(fā)生器；用于在讀和備用模式期間輸出來自所述第一時鐘發(fā)生器的第一時鐘信號的恒定高壓或在程序和擦除模式期間產(chǎn)生第一和第二舉升電壓的第一泵；用于在讀和備用模式期間輸出來自所述第一泵的恒定高壓的行譯碼器操作信號和在程序和擦除模式期間保持高壓的第一電壓調(diào)節(jié)部分；用于在程序和擦除模式期間分別產(chǎn)生第三和第四時鐘信號CLK2和CLK3的第二和第三時鐘發(fā)生器；用于在程序和擦除模式期間輸出來自所述第二時鐘發(fā)生器的第三時鐘信號的第三舉升電壓的第二泵；用于在程序和擦除模式期間輸出來自所述第三時鐘發(fā)生器的第四時鐘信號的第四舉升電壓的第三泵；用于在程序和擦除模式期間通過輸入第三和第四舉升電壓控制所述第一、第二和第三時鐘發(fā)生器并輸出所述行譯碼器、所述列譯碼器和所述Y-存取部分的每個操作電壓的第二電壓調(diào)節(jié)部分；以及用于在程序和擦除模式期間向所述第一電壓調(diào)節(jié)部分輸出恒定高壓的一個電壓發(fā)生器。
應當理解，前述的一般描述和下面的詳細描述都是作為解釋和舉例，并試圖在權(quán)利要求書中提供進一步的解釋。
用于對本發(fā)明提供進一步理解并作為說明書的一部分引入本說明書的附圖示出了本發(fā)明的一些實施例，并與說明書一起用于解釋本發(fā)明的原理。
在所述附圖中；圖1a和1b的框圖示出了背景技術的半導體存儲器器件和用于它的高壓發(fā)生電路；圖2的電路圖示出了圖1b所示的字線舉升部分；圖3a、3b的電路圖示出了圖1b所示的第一泵；圖4a、4b的框圖示出了半導體存儲器器件和根據(jù)本發(fā)明用于該器件的高壓發(fā)生電路；圖5a、5b的電路圖示出了圖4b所示的第一泵；圖6a、6b的電路圖示出了圖4b所示的第二泵；圖7a、7b、7c的電路圖示出了圖4b所示的RVPGG發(fā)生器；圖8a、8b的電路圖示出了圖4b所示的RVPGG調(diào)節(jié)部分。
下面參照附圖詳細描述本發(fā)明的最佳實施例、即在附圖中示出的例子。
在根據(jù)本發(fā)明用于半導體存儲器器件的高壓發(fā)生電路中，一個閃速存儲器被用做所述半導體存儲器器件。
如圖4b所示，根據(jù)本發(fā)明的用于半導體存儲器器件的高壓發(fā)生電路包括第一、第二和第三時鐘發(fā)生器35、36和37；第一、第二和第三泵38、39和40；RVPGG調(diào)節(jié)部分41；RVPGG發(fā)生器42；外部電壓調(diào)節(jié)部分43和擦除泵44。
在讀和備用模式期間運行的第一時鐘發(fā)生器35通過輸入OSC信號、HVEN信號、第二停止信號STOP2和STOPRA向所述第一泵38輸出CLK1和CLK1a。所述OSC信號是由一個內(nèi)部震蕩器產(chǎn)生的，所述HVEN信號是一個讀和備用使能信號，所述STOP2信號是一個從所述外部電壓調(diào)節(jié)部分43輸出的時鐘停止信號，所述STOPRA信號是一個從所述RVPGG調(diào)節(jié)部分41輸出的控制信號，和所述RVPGG是一個用于調(diào)節(jié)將被輸出給行譯碼器的一個外部控制電壓的恒定高壓。
被用于程序和擦除模式的第二時鐘發(fā)生器36通過輸入OSC信號、SVPP信號和STOP2信號向所述第二泵39輸出CLK2。此時，在程序和擦除模式期間SVPP信號被使能。
在程序和擦除模式期間運行的第三時鐘發(fā)生器37通過輸入OSC信號、SVPP信號和第三停止信號STOP3向所述第三泵40輸出CLK3。
在程序和擦除模式期間，第一泵38接收從所述第一時鐘發(fā)生器35輸出的CLK1信號并向所述第二泵39輸出第一舉升電壓X1_P和第二舉升電壓Y1_P。在讀和備用模式期間，第一泵38接收ACLK1a信號并向所述RVPGG調(diào)節(jié)部分41輸出RVPGG信號。
在程序和擦除模式期間，第二泵39接收從第二時鐘發(fā)生器36輸出的CLK2信號和從第一泵38輸出的第一和第二舉升電壓X1_P和Y1_P，并向外部電壓調(diào)節(jié)部分43和擦除泵44輸出VHI信號。
在程序和擦除模式期間，第三泵40接收從第三時鐘發(fā)生器37輸出的CLK3信號和從第二泵39輸出的VHI信號，并向外部電壓調(diào)節(jié)部分43和擦除泵44輸出VVHI信號。
RVPGG調(diào)節(jié)部分41接收HVEN信號、VREF信號、SVPP信號和RVPGG信號，并輸出STOPRA信號、STOPP信號和VPGG信號。
此時，VPGG是一個施加給包含在所述半導體存儲器器件的操作中的所述行譯碼器的外部控制電壓，VREF是一個基準電壓，STOPRA是一個第一時鐘發(fā)生器35的控制信號，和STOPP是一個RVPGG發(fā)生器42的控制信號。
在程序和擦除模式期間，RVPGG發(fā)生器42接收OSC信號、SVPP信號和STOPP信號，并向RVPGG調(diào)節(jié)部分41輸出RVPGG。
外部電壓調(diào)節(jié)部分43接收從第二泵39輸出的VHI信號、從第三泵40輸出的VVHI信號、SVPP信號和VREF信號，并輸出VPGG信號、VPG信號、VPP信號、STOP2信號和STOP3信號。
此時，VPGG是一個用于運行行譯碼器32的外部控制電壓，VPG是一個用于運行列譯碼器33的外部控制電壓，VPP是一個施加到Y(jié)-存取部分34上的外部控制電壓，STOP2和STOP3分別是用于控制第一和第二時鐘發(fā)生器35和36和第三時鐘發(fā)生器37的控制信號，用于控制第二和第三泵39和40的舉升操作。
擦除泵44接收分別從第二和第三泵39和40輸出的VHI信號和VVHI信號，并將用于擦除諸如閃速存儲器器件的半導體存儲器器件的一個電壓傳輸給所述半導體存儲器器件。
下面將詳細描述根據(jù)本發(fā)明的用于半導體存儲器器件的前述高壓發(fā)生電路。
如圖5a所述，在程序和擦除模式期間，第一泵38接收從第一時鐘發(fā)生器35輸出的CLK1信號并將X1_P信號和Y1_信號傳輸給第二泵39，和在讀和備用模式期間輸出RVPGG電壓。在圖5b中，示出了一個用于輸出FCLKX的電路，該電路用于在讀和備用模式期間輸出RVPGG電壓。
首先，如圖5a所示，用于程序和擦除模式的第一泵38包括第一、第二、第三和第四NMOS晶體管NM1、NM2、NM3和NM4，這些晶體管的一個電極被共同連接到電源電壓端VDD上；在第一NMOS晶體管NM1的其它電極和用于延遲所述CLK1信號的第一延遲部分之間連接的第一NOS電容器MC1；其中的一個電極被連接到NMOS第一晶體管NM1的其它電極上的第五NMOS晶體管NM5；在第一和第二NMOS晶體管NM1和NM2的其它電極和第五NMOS晶體管NM5的柵極之間連接的第六NMOS晶體管NM6，它的柵極被連接到第二NMOS晶體管NM2的柵極和第三NMOS晶體管NM3的其它電極上；在第六NMOS晶體管NM6的其它電極和用于輸出第一舉升電壓X1_P的第一轉(zhuǎn)換電壓TCKX輸入端之間形成的第二MOS電容器MC2；在第四NMOS晶體管NM4的其它電極和用于延遲所述CLK1Y信號的第二延遲部分之間連接的第三MOS電容器MC3；其中的一個電極被連接到第四NMOS晶體管NM4的其它電極上的第七NMOS晶體管NM7；在第三和第四NMOS晶體管NM3和NM4的其它電極和第七NMOS晶體管NM7的柵極之間連接的第八NMOS晶體管NM8，它的柵極被連接到第三NMOS晶體管NM3的柵極和第二NMOS晶體管NM2的其它電極；在第八NMOS晶體管NM8的其它電極和用于輸出第一泵38的第二舉升電壓YX_P的第二轉(zhuǎn)換電壓TCKY輸入端之間形成的第四MOS電容器MC4。被連接到電源電壓VDD端的第一和第四NMOS晶體管NM1和NM4的一個電極被彼此連接到它們每個的柵極上。
用于在讀和備用模式期間輸出恒定高壓的第一泵38包括；其中的一個電極被連接到第一NMOS晶體管NM1的其它電極上的第九NMOS晶體管NM9；在用于控制第九MOS晶體管NM9的操作的第三轉(zhuǎn)換電壓FCLKX輸入端和所述NMOS晶體管NM9的柵極之間連接的第五MOS電容器MC5；在第九NMOS晶體管NM9的一個電極和第九NMOS晶體管NM9的柵極之間連接的第十NMOS晶體管NM10；其中的一個電極被連接到第四NMOS晶體管NM4的其它電極上的第十一NMOS晶體管NM11；在用于控制第十一NMOS晶體管NM11的操作的第四轉(zhuǎn)換電壓FCLKY輸入端和第十一NMOS晶體管NM11的柵極之間連接的第六MOS電容器MC6；以及在第十一NMOS晶體管NM11的一個電極和第十一NMOS晶體管NM11的柵極之間連接的第十二NMOS晶體管NM12。
下面將結(jié)合圖5b描述在讀和備用模式期間用于輸出第三和第四轉(zhuǎn)換電壓FCLKX和FCLKY的電路。
如圖5b所示，用于輸出第三和第四轉(zhuǎn)換電壓FCJKX和FCLKY的電路包括第十三、第十四、第十五和第十六NMOS晶體管NM13、NM14、NM15和NM16，它們的一個電極被共同連接到電源電壓端VDD上；在第十三NMOS晶體管NM13的其它電極和用于延遲CLK1a信號的第三延遲部分之間連接的第七MOS電容器MC7；其中的一個電極被連接到第十三NMOS晶體管NM13的其它電極上的第一PMOS傳輸晶體管，用于輸出第三轉(zhuǎn)換電壓FCLKX；在第一PMOS傳輸晶體管的其它電極和地電壓VSS端之間形成的第十七NMOS晶體管NM17，該晶體管是通過輸入用于延遲CLK1Ya信號的第五延遲部分的信號進行操作的；在第十六NMOS晶體管NM16的其它電極和用于延遲CLK1Ya的第四延遲部分之間連接的第八MOS電容器MC8；其中的一個電極被連接到第十六NMOS晶體管NM16的其它電極并用于輸出第四轉(zhuǎn)換電壓FCLKY的第二PMOS傳輸晶體管；以及在第二PMOS傳輸晶體管的其它電極和地電壓VSS端之間形成的第十八NMOS晶體管NM18，該晶體管是通過輸入用于延遲CLK1a信號的第六延遲部分的一個信號操作的。第十四NMOS晶體管NM14的柵極被連接到第十五和第十六NMOS晶體管NM15和NM16的其它電極上，第十五NMOS晶體管NM15的柵極被連接到第十三和第十四NMOS晶體管的其它電極上。被連接到電源電壓VDD端的第十三和第十六NMOS晶體管NM13和NM16的一個電極被相互連接到彼此的柵極上。VDD被施加到第一和第二PMOS傳輸晶體管的柵極上。
第一泵38的CLK1信號和CLK1a信號被同步，CLK1Y是CLK1信號的反相信號。另外，CLK1Ya信號是CLK1a信號的反相信號。
如圖6a和6b所示，第二泵39包括多個用于接下來在程序和擦除模式期間舉升第一泵38的第一和第二舉升電壓X1_P和Y1_P的舉升操作部分和一個用于產(chǎn)生第一和第二轉(zhuǎn)換電壓TCKX和TCKY以將每個舉升操作部分的舉升電壓傳輸給下一個節(jié)點的控制信號發(fā)生器。
首先，如圖6a所示，用于接下來執(zhí)行舉升操作的電路多次舉升由第一泵38舉升的第一和第二舉升電壓X1_P和Y1_P以產(chǎn)生所希望的電壓。在圖6a中，所述舉升電路舉升四次，并包括第一、第二、第三和第四舉升聲操作部分。
第一舉升操作部分包括在第一泵38的第一舉升電壓X1_P輸出節(jié)點和用于延遲CLK2的被反相的信號CLK2Y的第七延遲部分之間形成的第九MOS電容器MC9；在第一舉升電壓X1_P輸出節(jié)點和第一接觸節(jié)點CN1之間形成的第十九NMOS晶體管NM19；在第一舉升電壓X1_P輸出節(jié)點和第十九NMOS晶體管NM19的柵極之間形成的第二十NMOS晶體管NM20；用于控制第十九NMOS晶體管NM19的第二轉(zhuǎn)換電壓TCKY輸入端；在第十九NMOS晶體管的柵極和第二泵的第二轉(zhuǎn)換電壓TCKY輸入端之間形成的第十一MOS電容器NC11；在第一泵的第二舉升電壓Y1_P輸出節(jié)點和用于延遲CLK2的第八延遲部分之間連接的第十MOS電容器MC10；在第二舉升電壓Y1_P和第二接觸節(jié)點CN2之間形成的第二十一NMOS晶體管NM21；在第二舉升電壓Y1_P輸出節(jié)點和第二十一NMOS晶體管NM21的柵極之間形成的第二十二NMOS晶體管NM22；用于控制第二十一NMOS晶體管NM21的第一轉(zhuǎn)換電壓TCKX輸入；和在第二十一NMOS晶體管NM21的柵極和第一轉(zhuǎn)換電壓TCKX輸入端之間連接的第十二MOS電容器MN12。
所述第二舉升操作部分包括在第一接觸節(jié)點CN1和用于延遲CLK2Y的第九延遲部分之間形成的第十三MOS電容器MC13；在第一接觸節(jié)點CN1和第三接觸節(jié)點CN3之間形成的第二十三NMOS晶體管NM23；在第一接觸節(jié)點CN1和第二十三NMOS晶體管NM23的柵極之間形成的第二十四NMOS晶體管NM24；用于控制第二十三NMOS晶體管NM23的第一轉(zhuǎn)換電壓TCKX輸入端；在第二十三NMOS晶體管NM23的柵極和第一轉(zhuǎn)換電壓TCKX輸入端之間連接的第十五MOS電容器MC15；在第二接觸節(jié)點CN2和用于延遲CLK2Y的第十延遲部分之間連接的第十四電容器MC14；在第二接觸節(jié)點CN2和第四接觸節(jié)點CN4之間形成的第二十五NMOS晶體管NM25；在第二接觸節(jié)點CN2和第二十五NMOS晶體管NM25的柵極之間形成的第二十六NMOS晶體管NM26；用于控制第二十五NMOS晶體管NM25的第二轉(zhuǎn)換電壓TCKY輸入端；和在第二十五NMOS晶體管NM25的柵極和第二轉(zhuǎn)換電壓TCKY輸入端之間連接的第十八MOS電容器MC18。
第三和第四舉升操作部分分別與第一和第二舉升電壓操作部分具有相同的結(jié)構(gòu)。舉升電壓VHI被輸出給第四舉升操作部分的最后節(jié)點。
如圖6b所示，用于在程序和擦除模式期間產(chǎn)生第一和第二轉(zhuǎn)換電壓TCKX和TCKY的控制信號發(fā)生器包括第二十七、第二十八、第二十九和第三十NMOS晶體管NM27、NM28、NM29和NM30，這些晶體管的一個電極被共同連接到電源電壓VDD端；在第二十七NMOS晶體管NM27的其它電極和用于延遲CLK2信號的第十五延遲部分之間連接的第十九MOS電容器MC19；其中的一個電極被連接到第二十七NMOS晶體管NM27的其它電極上的第三PMOS傳輸晶體管，用于傳送第一轉(zhuǎn)換電壓TCKX；在第三PMOS傳輸晶體管的其它電極和地電壓VSS端之間形成的第三十一NMOS晶體管NM31，該晶體管是通過輸入用于延遲CLK2Y信號的第十七延遲部分的信號操作的；在第三十NMOS晶體管NM30的其它電極和用于延遲CLK2Y的第十六延遲部分之間連接的第二十MOS電容器MC20；其中的一個電極被連接到第三十NMOS晶體管NM30的其它電極上的第四PMOS傳輸晶體管，用于傳送第二轉(zhuǎn)換電壓TCKY；在第四PMOS傳輸晶體管的其它電極和地電壓VSS端之間形成的第三十二NMOS晶體管NM32，該晶體管是通過輸入用于延遲CLK2信號的第十八延遲部分的信號操作的。第二十八NMOS晶體管NM28的柵極被連接到第二十九和第三十NMOS晶體管NM29和NM30的其它電極上，第二十九NMOS晶體管NM29的柵極被連接到第二十七NMOS晶體管NM27和第二十八NMOS晶體管NM28的其它電極上。第二十七和第三十NMOS晶體管NM27和NM30的一個電極被連接到彼此的每個柵極上。電源電壓VDD被施加到第三和第四PMOS傳輸晶體管的柵極上。
如圖7a、7b和7c所示，在程序和擦除模式期間使用的RVPGG發(fā)生器42包括一個用于產(chǎn)生RVPGG的電壓發(fā)生器、一個用于將時鐘信號傳送給所述電壓發(fā)生器的時鐘發(fā)生器、和一個用于產(chǎn)生第五和第六轉(zhuǎn)換電壓PTCLKX和PTCLKY的轉(zhuǎn)換電壓發(fā)生器。
首先，如圖7a所示，所述時鐘發(fā)生器包括一個用于執(zhí)行STOPP信號和SVPP信號的與操作并將它們反相的與非門和一個用于執(zhí)行所述與非門的輸出信號和內(nèi)部OSC信號的或操作并將它們反相以輸出時鐘信號PCLK的或非門。
如圖7b所示，所述電壓發(fā)生器包括；第三十三、第三十四、第三十五和第三十六NMOS晶體管NM33、NM34、NM35和NM36，這些晶體管的一個電極被共同連接到電源電壓VDD端；在第三十三NMOS晶體管NM33的其它電極和用于延遲PCLK信號的第十九延遲部分之間連接的第二十一MOS電容器MC21；其中的一個電極被連接到第三十三NMOS晶體管NM33的其它電極以在程序和擦除模式期間輸出RVPGG的第三十七NMOS晶體管NM37；用于控制第三十七NMOS晶體管NM37的第五轉(zhuǎn)換電壓PTCLKX輸入端；在第五轉(zhuǎn)換電壓PTCLKX輸入端和第三十七NMOS晶體管NM37的柵極之間形成的第二十三MOS電容器MC23；在第三十七NMOS晶體管NM37的一個電極和該晶體管的柵極之間連接的第三十八NMOS晶體管NM38；在第三十六NMOS晶體管NM36的其它電極和用于延遲PCLKY信號的第十二延遲部分之間連接的第二十二MOS電容器MC22；其中的一個電極被連接到第三十六NMOS晶體管NM36的其它電極上的第三十九NMOS晶體管NM39，所述其它電極接收RVPGG；用于控制第三十九NMOS晶體管NM39的第六轉(zhuǎn)換電壓PTCLKY輸入端；在所述第六轉(zhuǎn)換電壓PTCLKY輸入端和第三十九NMOS晶體管NM39的柵極之間連接的第二十四MOS電容器MC24；和在第三十九NMOS晶體管NM39的一個電極和該晶體管的柵極之間形成的第四十NMOS晶體管NM40。
如圖7c所示，用于在程序和擦除模式期間產(chǎn)生第五和第六轉(zhuǎn)換電壓PTCLKX和PTCLKY的轉(zhuǎn)換電壓發(fā)生器包括第四十一、第四十二、第四十三和第四十四NMOS晶體管NM41、NM42、NM43和NM44，這些晶體管的一個電極被共同連接到電源電壓VDD端；在第四十一NMOS晶體管NM41的其它電極和用于延遲PCLK信號的第二十一延遲部分之間連接的第二十五MOS電容器MC25；其中的一個電極被連接到第四十一NMOS晶體管NM41的其它電極上的第五PMOS傳輸晶體管，用于傳送第五轉(zhuǎn)換電壓PTCLKX；在第五PMOS晶體管的其它電極和地電壓VSS端之間形成的第四十五NMOS晶體管NM45，該晶體管是通過輸入用于延遲PCLKY信號的第二十三延遲部分的信號進行操作的；在第四十四NMOS晶體管NM44的其它電極和用于延遲PCLKY信號的第二十二延遲部分之間連接的第二十六MOS電容器MC26；其中的一個電極被連接到第四十四NMOS晶體管NM44的其它電極上的第六PMOS傳輸晶體管，用于傳送第六轉(zhuǎn)換電壓PTCLKY；和在第六PMOS傳輸晶體管的其它電極和地電壓VSS之間形成的第四十六NMOS晶體管NM46，該晶體管是通過輸入用于延遲PCLK信號的第二十四延遲部分的信號進行操作的。第四十二NMOS晶體管的柵極被連接到第四十三和第四十四NMOS晶體管NM43和NM44的其它電極上，和第四十三NMOS晶體管NM43的柵極被連接到第四十一和第四十二NMOS晶體管NM41和NM42的其它電極上。第四十一和第四十四NMOS晶體管NM41和NM44的一個電極被連接到彼此的柵極上。電源電壓VDD被施加到第五和第六PMOS傳輸晶體管的柵極上。
如圖8a和8b所示，RVPGG調(diào)節(jié)部分41包括用于在讀和備用模式期間輸出第一時鐘發(fā)生器35的操作控制信號STOPRA的第一控制信號發(fā)生器和用于在程序和擦除模式期間輸出RVPGG發(fā)生器42操作控制信號STOPP的第二控制信號發(fā)生器。
如圖8a所示，首先，所述第一控制信號發(fā)生器包括一個差分放大器、一個與非門和一個反相器。
所述差分放大器包括第四十七NMOS晶體管NM47，其中，RVPGG被施加到電源電壓端上，該晶體管是通過輸入基準電壓VREF進行操作的；第四十八NMOS晶體管NM48，該晶體管是通過輸入RVPGG電壓進行操作的；第七和第八PMOS傳輸晶體管，用于將所述RVPGG分別傳送給第四十七和第四十八NMOS晶體管NM47和NM48的漏極端；和在第四十七和第四十八NMOS晶體管NM47和NM48的公共電源端和地電壓VSS段之間形成的第四十九NMOS晶體管NM49，該晶體管是通過輸入HVEN信號進行操作的。第一電阻器R1被連接在第四十八NMOS晶體管NM48的柵極和地電壓VSS端之間，第二電阻器R2被連接在RVPGG輸入端和第四十八NMOS晶體管NM48的柵極之間。第一和第二電阻器R1和R2以并聯(lián)形式連接在RVPGG輸入端和地電壓VSS端之間，它們的中間節(jié)點RA被連接到第四十八NMOS晶體管NM48的柵極。
所述與非門執(zhí)行經(jīng)過所述差分放大器輸出節(jié)點RB的輸出信號和HVEN信號的與操作，并將它們反相。所述反相器反相所述與非門的輸出信號。
前述第一控制信號發(fā)生器輸出用于控制第一時發(fā)生器35的操作的STOPRA信號。
如圖8b所示，所述第二控制信號發(fā)生器以和所述第一控制信號發(fā)生器相同的方式包括一個差分放大器、一個與非門和一個反相器。
第二控制信號發(fā)生器的差分放大器包括第五十NMOS晶體管NM50，其中，RVPGG被加到電源電壓端，該晶體管是通過輸入基準電壓VREF操作的；第五十一NMOS晶體管NM51，該晶體管是通過輸入RVPGG電壓操作的；用于分別將所述RVPGG傳輸給第五十和第五十一NMOS晶體管NM50和NM51的漏極的第九和第十PMOS傳輸晶體管；和在第五十和第五十一NMOS晶體管NM50和NM51的公共源極端和地電壓VSS端之間形成的地五十二NMOS晶體管NM52，該晶體管是通過輸入SVPP電壓操作的。第三電阻器R3被連接在第五十一NMOS晶體管NM51的柵極和地電壓VSS端之間，第四電阻器R4被連接在RVPGG輸入端和第五十一MOS晶體管NM51的柵極之間。第三和第四電阻器R3和R4并聯(lián)連接在RVPGG輸入端和地電壓VSS端之間，它們的中間節(jié)點RC被連接到第五十一NMOS晶體管NM51的柵極。
第二控制信號發(fā)生器的與非門執(zhí)行經(jīng)過所述差分放大器的輸出節(jié)點輸出的信號和SVPP信號的與操作并將它們反相。所述反相器將所述與非門的輸出信號反相。
前述第二控制信號發(fā)生器輸出用于控制RVPGG發(fā)生器42操作的STOPP信號。
下面將結(jié)合附圖描述根據(jù)本發(fā)明前述用于半導體存儲器器件的高壓發(fā)生電路的操作。
下面分別描述在程序和擦除模式期間的操作和在讀和備用模式期間的操作。
如圖4和5a所述，在程序和擦除模式期間，來自第一、第二和第三時鐘發(fā)生器35、36和37中每一個的時鐘信號CLK1、CLK2和CLK3被使能，從而使得第一、第二和第三泵38、39和40被運行。
此時，RVPGG被保持在4.5伏，CLK1被禁止。第一泵38與所述RVPGG調(diào)節(jié)部分41脫離連接。由此，圖5b所示的電路不工作。
在時鐘信號CLK1、CLK2和CLK3被使能之前，圖5a的X1節(jié)點和Y1節(jié)點被保持在VDD值，M節(jié)點和N節(jié)點也被保持在VDD值。此后，如果時鐘信號CLK1被從低到高使能，X1節(jié)點被保持在2VDD值和Y1節(jié)點被保持在VDD值。在相同的時間，如果TCKX從低變成2VDD高，那么M節(jié)點被保持在3VDD，從而使X1節(jié)點的2VDD值輸出給第一舉升電壓X1_P輸出節(jié)點。
如果CLK1被反相的信號CLK1Y從低變高，那么，Y1節(jié)點變成2VDD，同時，如果TCKY從低變成2VDD高，那么，N節(jié)點被保持在3VDD值，因此，Y1節(jié)點值2VDD被輸出給所述Y1_P輸出節(jié)點。
然后，如圖4b和6a、6b所示，接收第一舉升電壓X1_P和第二舉升電壓Y1_P的第二泵39重復上述操作，以便將3VDD值傳輸給節(jié)點CN1和CN2、將4VDD值傳輸給節(jié)點CN3和CN4，和將5VDD值傳輸給節(jié)點CN5和CN6。最后，第二泵39的輸出信號VHI以6VDD值輸出。另外，第三泵40執(zhí)行與第二泵39相同的操作，因此它的輸出信號VVHI也以6VDD值被輸出。
輸出值VHI和輸出值VVHI然后被輸出給外部電壓調(diào)節(jié)部分43。此時，如果VHI和VVHI都高于所述基準電壓值，那么，所述外部電壓調(diào)節(jié)部分43使能STOP2和STOP3信號并將它們輸出給第一、第二和第三時鐘發(fā)生器35、36和37，從而使第一、第二和第三時鐘發(fā)生器35、36和37被禁止。由此，第一、第二和第三泵38、39和40停止它們的舉升操作。相反，如果所述VHI和VVHI低于所述基準電壓值，那么，外部電壓調(diào)節(jié)部分43禁止STOP2和STOP3信號，從而使所述舉升操作繼續(xù)執(zhí)行，直到輸出所需要的電壓為止。
如上所述，第二和第三泵39和40用于舉升所述電壓，以便允許外部電壓調(diào)節(jié)部分43和擦除泵44分別輸出用于程序或擦除的VPGG、VPG和VPP電壓或擦除電壓。
在程序和擦除模式期間，RVPGG調(diào)節(jié)部分41輸出用于控制第一時鐘發(fā)生器35和RVPGG發(fā)生器42工作的STOPRA和STOPP信號。下面描述用于在程序后擦除模式期間輸出STOPRA和STOPP信號的操作。
首先，如圖7a所示，時鐘發(fā)生器接收高電平的STOPP和SVPP信號和低電平的OSC信號，并向PCLK端輸出高電平信號。
如果從所述PCLK施加高電平信號，圖7b中的XP節(jié)點被保持在2VDD，YP節(jié)點被保持在VDD。此時，如果PTCLKX變成2VDD高，那么，XM節(jié)點變成3VDD，這樣，XP節(jié)點的2VDD電壓值被施加到RVPGG端。此后，如果PCLKY變成2VDD高，那么，YP變成2VDD，同時，如果PTCLKY變成2VDD高，那么，XN節(jié)點變成3VDD，這樣，YP節(jié)點的2VDD電壓值被施加到RVPGG端。由此，RVPGG值被傳輸給RVPGG調(diào)節(jié)部分41。
接著，如圖8b所示，如果由于RVPGG的高值使RC節(jié)點高于基準電壓VREF，則RD節(jié)點變低，從而使STOPP輸出為低。由此，PCLK被禁止和RVPGG停止工作。如圖8a所示，由于HVEN為低和RB節(jié)點為低，所以，STOPRA變低，從而使第一時鐘發(fā)生器35的CLK1被使能和CLK1a被禁止。
如果由于RVPGG是低值而使RC節(jié)點低于所述基準電壓RVEF，那么，RD節(jié)點變高，從而使STOPP輸出為高。由此，PCLK被使能和RVPGG發(fā)生器42工作。即使在HVEN是低和RB節(jié)點是高的情況下，STOPRA也變低，從而使第一時鐘發(fā)生器35的CLK1被使能和CLK1a被禁止。其結(jié)果是，在程序和擦除模式期間，第一泵38執(zhí)行程序和擦除模式期間的舉升操作。即由于第一時鐘發(fā)生器35工作，所以第一泵38工作，由此使第二泵39執(zhí)行它的舉升操作。
如上所述，RVPGG調(diào)節(jié)部分41根據(jù)由RVPGG發(fā)生器42產(chǎn)生的RVPGG值產(chǎn)生STOPP和STOPRA。由此，第一時鐘發(fā)生器35和第一和第二泵38和39確定是否執(zhí)行舉升操作。與程序有關的VPGG、VPG和VPP電壓的輸出值也被確定。
下面將描述在讀和備用模式期間的操作。
首先，由于在程序和擦除模式期間被使能的SVPP被禁止，所以，第二和第三時鐘發(fā)生器36和37、第二和第三泵39和40、外部電壓調(diào)節(jié)部分43和擦除泵44被禁止。
另一方面，HVEN信號被使能和接收所述HVEN信號和OSC信號的第一時鐘發(fā)生器35向第一泵38輸出被使能的CLK1a。從而使第一泵38工作。
如圖5a-b和6a-b所示，TCKX和TCKY被禁止，從而使從第一泵38到第二泵39的路徑被斷開和FCLKX和FCLKY被使能。
所述CLK1和CLK1a被同步。如果CLK1和CLK1a的值從低變高，那么，X1節(jié)點被保持在2VDD，如圖5a所示。在這個時候，如果FCLKX被保持在2VDD的高電平，那么，L節(jié)點變成3VDD，從而使X1節(jié)點的值2VDD被傳輸給所述RVPGG。
隨后，如果CLK1Y從低變高，Y1節(jié)點被保持在2VDD。此時，如果FCLKY被保持在2VDD的高電平，那么，K節(jié)點變成3VDD，從而使Y1節(jié)點的值2VDD被傳輸給所述RVPGG。
如圖8a所示，在從第一泵38接收2VDD的RVPGG的RVPGG調(diào)節(jié)部分41中，如果RVPGG電壓值在HVEN被使能的狀態(tài)下是高，那么，RA節(jié)點變得高于所述基準VREF電壓，從而使STOPRA變高和第一時鐘發(fā)生器35被禁止。由此，第一泵38停止它的舉升操作。如果由第一泵38產(chǎn)生的RVPGG電壓值高于所述基準電壓，則RVPGG調(diào)節(jié)部分41向行譯碼器32輸出VPGG值。
如果RVPGG電壓值為低，則RA節(jié)點變得低于所述基準電壓VREF，從而使STOPRA變低和第一時鐘發(fā)生器35被使能，由此，第一泵38繼續(xù)執(zhí)行舉升操作，直到輸出所希望的恒定RVPGG電壓為止。
通過在讀模式期間執(zhí)行上述操作，能夠?qū)⑺龊愣ǜ唠妷篟VPGG施加給所述半導體存儲器器件。
上述根據(jù)本發(fā)明用于半導體存儲器器件的高壓發(fā)生電路具有如下優(yōu)點。
首先，由于比外部電源電壓VDD相對較高的恒定高電壓被施加到所述半導體存儲器器件的字線上，所以取決于所述單元擦除閾值電壓分布的所述單元的讀電流變得恒定，從而可以實現(xiàn)所述芯片的穩(wěn)定工作和快速的讀速度。
第二，在讀操作期間，由于使用恒定的高壓并且由于外部電源電壓的結(jié)果使該恒定高壓沒有任何變化，所述單元程序可以避免惡化。
最后，由于所述單元的讀電流可以被調(diào)節(jié)到讀出電平，所以可以減少程序電流，借此減小高壓發(fā)生器的過載、格式區(qū)域和功率損耗。
本技術領域內(nèi)的普通技術人員可以理解在不脫離本發(fā)明的精神和范圍的前提下可以對根據(jù)本發(fā)明的用于半導體存儲器器件的高壓發(fā)生電路作出各種修改和變化。因此，本發(fā)明意圖覆蓋在權(quán)利要求書和它們的等效內(nèi)容內(nèi)作出的有關本發(fā)明的各種修改和變化。
權(quán)利要求
1.一種用于具有存儲器單元陣列、行譯碼器、列譯碼器和用于運行所述存儲器單元陣列的Y-訪問部分的半導體存儲器器件的高壓發(fā)生電路，所述電路包括第一時鐘發(fā)生器，用于在讀和備用模式和程序和擦除模式期間產(chǎn)生第一和第二時鐘信號CLK1和CLK1a；第一泵，用于在讀和備用模式期間輸出來自第一時鐘發(fā)生器的第一時鐘信號的恒定高電壓，或在程序和擦除模式期間產(chǎn)生第一和第二舉升電壓；第一電壓調(diào)節(jié)部分，用于在讀和備用模式期間輸出來自第一泵的恒定高電壓的行譯碼器操作信號和在程序和擦除模式期間保持所述高電壓；第二和第三時鐘發(fā)生器，用于在程序和擦除模式期間分別產(chǎn)生第三和第四時鐘信號CLK2和CLK3；第二泵，用于在程序和擦除模式期間輸出來自第二時鐘發(fā)生器第三時鐘信號的第三舉升電壓和第一泵的第一和第二舉升電壓；第三泵，用于在程序和擦除模式期間輸出來自第三時鐘發(fā)生器的第四時鐘信號CLK3的第四舉升電壓；第二電壓調(diào)節(jié)部分，用于在程序和擦除模式期間通過輸入第三和第四舉升電壓控制第一、第二和第三時鐘發(fā)生器的工作，和輸出所述行譯碼器、列譯碼器和Y-訪問部分的工作電壓；和電壓發(fā)生器，用于在程序和擦除模式期間向所述第一電壓調(diào)節(jié)部分輸出一個恒定高電壓。
2.根據(jù)權(quán)利要求1所述的電路，其中所述第一泵包括用于產(chǎn)生第一舉升電壓、第二舉升電壓和恒定高壓的第一時鐘發(fā)生器和用于產(chǎn)生的第一和第二轉(zhuǎn)換電壓以產(chǎn)生所述恒定高壓的第一轉(zhuǎn)換電壓發(fā)生器。
3.根據(jù)權(quán)利要求2所述的電路，其中所述第一泵的第一時鐘包括第一、第二、第三和第四NMOS晶體管，這些晶體管的一個電極被共同連接到電源電壓VDD端上；在所述第一NMOS晶體管的其它電極和用于延遲所述第一時鐘信號CLK1的第一延遲部分之間連接的第一MOS電容器；其中的一個電極被連接到所述第一NMOS晶體管的所述其它電極上的第五NMOS晶體管；在所述第一和第二NMOS晶體管的所述其它電極和所述第五NMOS晶體管的柵極之間連接的第六NMOS晶體管，該晶體管的柵極被連接到第二NMOS晶體管的柵極和第三NMOS晶體管的所述其它電極；在所述第六NMOS晶體管的所述其它電極和用于輸出所述第一舉升電壓的第一轉(zhuǎn)換電壓輸入端之間連接的第二MOS電容器；在所述第四NMOS晶體管的所述其它電極和用于延遲所述第一時鐘信號CLK1的反相時鐘信號CLK1Y的第二延遲部分之間連接的第三MOS電容器；其中的一個電極被連接到所述第三NMOS晶體管的所述其它電極的第七NMOS晶體管；在所述第三和第四NMOS晶體管的所述其它電極和所述第七NMOS晶體管的柵極之間連接的第八NMOS晶體管，該晶體管的柵極被連接到第三NMOS晶體管的柵極和第二NMOS晶體管的所述其它電極；在所述第八NMOS晶體管的所述其它電極和用于輸出所述第一泵第二舉升電壓的第二轉(zhuǎn)換電壓輸入端之間形成的第四MOS電容器；其中的一個電極被連接到所述第一NMOS晶體管的所述其它電極的第九NMOS晶體管；在所述第九NMOS晶體管的柵極和用于控制所述第九NMOS晶體管的第三轉(zhuǎn)換電壓輸入端之間連接的第五MOS電容器；在所述第九NMOS晶體管的一個電極和所述第九NMOS晶體管的柵極之間連接的第十NMOS晶體管；其中的一個電極被連接到所述第四NMOS晶體管的所述其它電極上的第十一NMOS晶體管；在所述第十一NMOS晶體管的柵極和用于控制所述第十一NMOS晶體管的第四轉(zhuǎn)換電壓輸入端之間連接的第六MOS電容器；和在所述第十一NMOS晶體管的一個電極和所述第十一NMOS晶體管的柵極之間連接的第十二NMOS晶體管。
4.根據(jù)權(quán)利要求2所述的電路，其中所述第一泵的第一轉(zhuǎn)換信號發(fā)生器包括第十三、第十四、第十五和第十六NMOS晶體管，這些晶體管的一個電極被共同連接到電源電壓VDD端；在所述第十三NMOS晶體管的所述其它電極和用于延遲所述第一時鐘發(fā)生器的第二時鐘信號CLK2的第三延遲部分之間連接的第七MOS電容器；其中的一個電極被連接到所述第十三NMOS晶體管的所述其它電極的第一PMOS傳輸晶體管，用于輸出所述第三轉(zhuǎn)換電壓；在所述第一PMOS傳輸晶體管的所述其它電極和地電壓VSS端之間形成的第十七NMOS晶體管；該晶體管是通過輸入用于延遲所述第二時鐘信號CLK2的反相時鐘信號CLK1a的第五延遲部分的信號操作的；在所述第十六NMOS晶體管的所述其它電極和用于延遲所述被反相的時鐘信號CLK1a的第四延遲部分之間連接的第八MOS電容器；其中的一個電極被連接到所述第十六NMOS晶體管的所述其它電極的第二PMOS傳輸晶體管，用于輸出第四轉(zhuǎn)換電壓；和在所述第二PMOS傳輸晶體管的所述其它電極和地電壓VSS端之間形成的第十八NMOS晶體管，該晶體管是通過輸入用于延遲所述第二時鐘信號CLK1a的第六延遲部分的信號操作的。
5.根據(jù)權(quán)利要求1所述的電路，其中所述第二泵包括用于連續(xù)地兩次或多次地舉升所述第一和第二舉升電壓的多個舉升操作部分和用于產(chǎn)生第一和第二轉(zhuǎn)換電壓以便將由所述舉升操作部分舉升的電壓傳輸給下一個節(jié)點的第二轉(zhuǎn)換電壓發(fā)生器。
6.根據(jù)權(quán)利要求5所述的電路，其中所述第二泵的每個舉升操作部分包括在所述第一泵的第一舉升電壓輸出節(jié)點和用于延遲所述第三時鐘信號CLK2的反相信號CLK2Y的第七延遲部分之間形成的第九MOS電容器；在第一舉升電壓輸出節(jié)點和第一接觸節(jié)點之間形成的第十九NMOS晶體管；在第一舉升電壓輸出節(jié)點和所述第十九NMOS晶體管的柵極之間形成的第二十NMOS晶體管；用于控制所述第十九NMOS晶體管的第二轉(zhuǎn)換電壓輸入端；在第十九NMOS晶體管的柵極和第二泵的第二轉(zhuǎn)換電壓輸入端之間形成的第十一MOS電容器；在所述第一泵的第二舉升電壓輸出節(jié)點和用于延遲所述第三時鐘信號CLK2的第八延遲部分之間連接的第十MOS電容器；在所述第二舉升電壓和第二接觸節(jié)點之間形成的第二十一NMOS晶體管；在第二舉升電壓輸出節(jié)點和所述第二十一NMOS晶體管的柵極之間形成的第二十二NMOS晶體管；用于控制所述第二十一NMOS晶體管的第一轉(zhuǎn)換電壓輸入端；和在所述第二十一NMOS晶體管的柵極和所述第一轉(zhuǎn)換電壓輸入端之間連接的第十二MOS電容器。
7.根據(jù)權(quán)利要求5所述的電路，其中所述第二泵的第二轉(zhuǎn)換電壓發(fā)生器包括第二十七、第二十八、第二十九和第三十NMOS晶體管，這些晶體管的一個電極被共同連接到電源電壓VDD端；在所述第二十七NMOS晶體管的所述其它電極和用于延遲所述第三時鐘信號CLK2的第十五延遲部分之間連接的第十九MOS電容器；其中的一個電極被連接到所述第二十七NMOS晶體管的所述其它電極的第三PMOS傳輸晶體管，用于傳輸所述第一轉(zhuǎn)換電壓；在所述第三PMOS傳輸晶體管的所述其它電極和地電壓VSS端之間形成的第三十一NMOS晶體管，該晶體管是通過輸入用于延遲所述第三時鐘信號CLK2的反相時鐘信號CLK2Y的第十七延遲部分的信號操作的；在所述第三十NMOS晶體管的所述其它電極和和用于延遲所述第三時鐘信號CLK2的反相時鐘信號CLK2Y的第十六延遲部分之間連接的第二十MOS電容器；其中的一個電極被連接到所述第三十NMOS晶體管的所述其它電極的第四PMOS傳輸晶體管，用于傳輸所述第二轉(zhuǎn)換電壓；和在所述第四PMOS傳輸晶體管的所述其它電極和地電壓VSS端之間形成的第三十二NMOS晶體管，該晶體管是通過輸入用于延遲所述第三時鐘信號CLK2的第十八延遲部分的信號操作的。
8.根據(jù)權(quán)利要求1所述的電路，其中所述電壓發(fā)生器包括一個用于產(chǎn)生恒定高壓的高壓發(fā)生器、一個用于產(chǎn)生將被提供給所述恒定高壓發(fā)生器的第五時鐘信號PCLK的時鐘發(fā)生器和一個用于產(chǎn)生第五和第六轉(zhuǎn)換電壓的第三轉(zhuǎn)換電壓發(fā)生器。
9.根據(jù)權(quán)利要求8所述的電路，其中所述恒定高壓發(fā)生器包括第三十三、第三十四、第三十五和第三十六NMOS晶體管，這些晶體管的一個電極被共同連接到電源電壓VDD端；在第三十三NMOS晶體管的所述其它電極和用于延遲所述第五時鐘信號PCLK的第十九延遲部分之間連接的第二十一MOS電容器；其中的一個電極被連接到第三十三NMOS晶體管的所述其它電極的第三十七NMOS晶體管；用于控制所述第三十七NMOS晶體管的第五轉(zhuǎn)換電壓輸入端；在所述第五轉(zhuǎn)換電壓輸入端和所述第三十七NMOS晶體管的柵極之間形成的第二十三MOS電容器；在第三十七NMOS晶體管的一個電極和和該晶體管的柵極之間連接的第三十八NMOS晶體管；在所述第三十六NMOS晶體管的所述其它電極和用于延遲所述第五時鐘信號PLCK的反相時鐘信號PCLKY的第二十延遲部分之間連接的第二十二MOS電容器；其中的一個電極被連接到第三十六NMOS晶體管的所述其它電極的第三十九NMOS晶體管，所述的其它電極接收所述的恒定高壓；用于控制所述第三十九NMOS晶體管的第六轉(zhuǎn)換電壓輸入端；在所述第六轉(zhuǎn)換電壓輸入端和所述第三十七NMOS晶體管的柵極之間連接的第二十四MOS電容器；和在第三十九NMOS晶體管的一個電極和它的柵極之間形成的第四十NMOS晶體管。
10.根據(jù)權(quán)利要求8所述的電路，其中所述時鐘發(fā)生器包括一個用于執(zhí)行所述電壓發(fā)生器的控制信號和程序和擦除使能信號的與操作并將它們反相的第三與非門和一個用于執(zhí)行第三與非門的輸出信號和內(nèi)部OSC信號的或操作并將它們反相以輸出第五時鐘信號PCLK的或非門。
11.根據(jù)權(quán)利要求8所述的電路，其中所述第三轉(zhuǎn)換信號發(fā)生器包括第四十一、第四十二、第四十三和第四十四NMOS晶體管，這些晶體管的一個電極被共同連接到電源電壓VDD端；在所述第四十一NMOS晶體管的所述其它電極和用于延遲所述第五時鐘信號PCLK的第二十一延遲部分之間連接的第二十五MOS電容器；其中的一個電極被連接到所述第四十一NMOS晶體管的所述其它電極的第五PMOS傳輸晶體管，用于傳輸所述第一轉(zhuǎn)換電壓；在所述第五PMOS傳輸晶體管的所述其它電極和地電壓VSS端之間形成的第四十五NMOS晶體管，該晶體管是通過輸入用于延遲所述第五時鐘信號PCLK的反相時鐘信號PCLKY的第二十三延遲部分的信號操作的；在所述第四十四NMOS晶體管的所述其它電極和用于延遲所述第五時鐘信號PCLK的反相時鐘信號PCLKY的第二十二延遲部分之間連接的第二十六MOS電容器；其中的一個電極被連接到第四十四NMOS晶體管的所述其它電極的第六PMOS傳輸晶體管，用于傳輸所述第六轉(zhuǎn)換電壓；和在所述第六PMOS傳輸晶體管的所述其它電極和地電壓VSS端之間形成的第四十六NMOS晶體管，該晶體管是通過輸入用于延遲所述第五時鐘信號PCLK的第二十四延遲部分的信號操作的。
12.根據(jù)權(quán)利要求1所述的電路，其中所述第一電壓調(diào)節(jié)部分包括用于控制第一時鐘發(fā)生器的第一信號發(fā)生器和用于控制所述電壓發(fā)生器的第二信號發(fā)生器。
13.根據(jù)權(quán)利要求12所述的電路，其中所述第一電壓調(diào)節(jié)部分的第一信號發(fā)生器包括通過在讀和備用模式期間輸入從所述第一泵輸出的所述恒定高壓、基準電壓和讀和備用使能信號進行操作的第一差分放大器、用于執(zhí)行所述讀和備用使能信號和所述第一差分放大器的輸出信號的與操作的第一與非門和用于將所述第一與非門的信號反相的第一反相器。
14.根據(jù)權(quán)利要求13所述的電路，其中所述第一差分放大器包括第四十七NMOS晶體管，該晶體管是通過輸入所述基準電壓VREF操作的，其中，所述恒定高壓被輸入到電源電壓端；第四十八NMOS晶體管，該晶體管是通過輸入所述恒定高壓操作的；第七和第八PMOS傳輸晶體管，用于將所述恒定高壓分別傳輸給第四十七和第四十八NMOS晶體管的漏極端；在第四十七和第四十八NMOS晶體管的公共源極端和地電壓VSS端之間形成的第四十九NMOS晶體管，該晶體管是通過輸入讀和備用使能信號操作的；在第四十八NMOS晶體管的柵極和地電壓VSS端之間連接的第一電阻器；和在所述恒定高壓輸入端和第四十八NMOS晶體管的柵極之間連接的第二電阻器。
15.根據(jù)權(quán)利要求12所述的電路，其中所述第一電壓調(diào)節(jié)部分的第二信號發(fā)生器包括通過輸入從所述電壓發(fā)生器輸出的恒定高壓和程序和擦除使能信號進行操作的第二差分放大器、用于執(zhí)行程序和擦除使能信號和所述第二差分放大器輸出信號的與操作的第二與非門和用于反相所述第二與非門的信號的第二反相器。
16根據(jù)權(quán)利要求15所述的電路，其中所述第二差分放大器包括通過輸入所述基準電壓VREF進行操作的第五十NMOS晶體管，其中，所述恒定高壓被輸入到電源電壓端；通過輸入所述恒定高壓進行操作的第五十一NMOS晶體管；用于將所述恒定高壓分別傳輸給第五十和第五十一NMOS晶體管的漏極端的第九和第十PMOS傳輸晶體管；在第五十和第五十一NMOS晶體管的公共源極端和地電壓VSS端之間形成的第五十二NMOS晶體管，該晶體管是通過在程序和擦除模式期間輸入一個使能信號SVPP進行操作的；在所述第五十一NMOS晶體管的柵極和地電壓VSS端之間連接的第三電阻器；和在所述恒定高壓輸入端和第五十一NMOS晶體管的柵極之間連接的第四電阻器。
全文摘要
用于半導體存儲器件的高壓發(fā)生電路,包括第一時鐘發(fā)生器;第一泵,輸出第一時鐘發(fā)生器的恒定高壓產(chǎn)生第一第二舉升電壓;第一電壓調(diào)節(jié)部分,輸出第一泵恒定高壓的行譯碼器工作信號和保持高壓。第二第三時鐘發(fā)生器;第二泵,輸出第二時鐘發(fā)生器第三舉升電壓和第一泵第一第二舉升電壓;第三泵,輸出第三時鐘發(fā)生器第四舉升電壓;第二電壓調(diào)節(jié)部分,輸入第三第四舉升電壓控制第一、第二第三時鐘發(fā)生器向第一電壓調(diào)節(jié)部分輸出行譯碼器、列譯碼器和Y－訪問部分的各工作電壓。
文檔編號G11C16/12GK1244713SQ9910441
公開日2000年2月16日 申請日期1999年3月25日 優(yōu)先權(quán)日1998年8月10日
發(fā)明者鄭源華 申請人:Lg半導體株式會社