專利名稱：同步半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及同步半導體存儲器，更具體地說，涉及具有降低電耗(power-down)控制的同步半導體存儲器。
中央處理單元(CPU)和其它外圍大規(guī)模集成電路(LSI)運行速度的提高使得同步半導體存儲器件得到廣泛使用。同步半導體存儲器通常是高速存儲器，可與外部時鐘信號同步執(zhí)行“脈沖串式”(burst)操作。脈沖串式操作允許應(yīng)用單個地址訪問多個存儲單元。舉兩個例子，同步存儲器可包括動態(tài)隨機存取存儲器(DRAM)和靜態(tài)RAM(SRAM)。
傳統(tǒng)的同步半導體存儲器可接收各種輸入信號。輸入信號包括時鐘信號CLK和時鐘允許信號CKE。另外，其它輸入信號包括地址信號組(A0至An)，輸入/輸出數(shù)據(jù)組(DQ0至DQm)，行地址選通信號RAS，列地址選通信號CAS，和寫允許信號WE。
同步半導體存儲器能產(chǎn)生內(nèi)部時鐘信號，它具有相應(yīng)于外部時鐘信號CLK和時鐘允許信號CKE的恒定脈沖寬度。同步半導體存儲器可與這樣的內(nèi)部時鐘信號同步操作?？刂浦噶羁捎酶鞣N外部輸入信號與外部時鐘信號同步輸入。例如，可輸入控制指令，產(chǎn)生脈沖串式操作。
在執(zhí)行響應(yīng)各種控制指令的各種操作以外，同步半導體存儲器也能夠根據(jù)外部信號(如CKE信號)的應(yīng)用切換到“降低電耗”模式。降低電耗模式可降低存儲器的電流消耗。
參考圖8，方塊圖示出了傳統(tǒng)的同步半導體存儲器的時鐘控制部分。該時鐘控制部分的一個例子披露于公開的未決日本專利申請NO.Hei6-290583。在圖8中，傳統(tǒng)的同步半導體存儲器的時鐘控制部分由參考標號800來指定，包括第一和第二初始電路(802和804)，和第一，第二，和第三控制電路(分別是806,812和818)。傳統(tǒng)的時鐘控制部分800接收外部時鐘信號CLK以及時鐘允許信號CKE。傳統(tǒng)的時鐘控制部分響應(yīng)于各種輸入信號，產(chǎn)生內(nèi)部時鐘信號φ5和控制信號φ7。φ5和φ7信號可供給同步半導體存儲器的其它內(nèi)部電路。
如圖8所示，時鐘控制電路由參考標號800指定，包括第一初始電路802，它能接收外部時鐘信號CLK，并將它與參考電壓VREF進行比較。比較結(jié)果經(jīng)放大輸出為信號φ1。第二初始電路804能接收時鐘允許信號CKE，并將它與參考電壓VREF比較。比較結(jié)果經(jīng)放大輸出為信號φ2。第一和第二初始電路(802和804)可包括與一對比較晶體管呈電流反射鏡結(jié)構(gòu)安排的晶體管。
第一控制電路如圖8中的參考標號806所示。包括第一單觸發(fā)(one-shot)信號發(fā)生電路808和第二單觸發(fā)信號發(fā)生電路810。第一單觸發(fā)信號發(fā)生電路808產(chǎn)生周期信號φ3。周期信號φ3具有恒定脈沖寬度，可與外部時鐘信號CLK同步周期性地變化。第二單觸發(fā)信號發(fā)生電路810接收信號φ1和另一信號φ4，并產(chǎn)生內(nèi)部時鐘信號φ5。內(nèi)部時鐘信號φ5具有恒定的脈沖寬度，且可與外部時鐘信號CLK和時鐘允許信號CKE同步屏蔽控制。內(nèi)部時鐘信號φ5可認為是屏蔽控制的，因為內(nèi)部時鐘信號φ5可響應(yīng)于第一邏輯值的CKE信號與CLK信號同步，但可響應(yīng)于第二邏輯值的CKE信號保持在一恒定邏輯值。
周期信號φ3和內(nèi)部時鐘信號φ5可設(shè)計為具有相同長度的低脈沖寬度。而且，信號φ3和φ5可用于控制其它電路的同步操作。例如，周期信號φ3可設(shè)計為驅(qū)動第二控制電路812，而內(nèi)部時鐘信號φ5可設(shè)計為驅(qū)動所有其它內(nèi)部電路(未顯示)。
在降低電耗模式中，CKE信號可轉(zhuǎn)變?yōu)榈碗娖?。這樣一個CKE信號轉(zhuǎn)變后的一個周期，內(nèi)部時鐘信號φ5可置于無效(如，高)邏輯電平。結(jié)果，內(nèi)部電路的同步操作停止，從而降低了電流消耗。
所示傳統(tǒng)的時鐘控制部分800的第二控制電路812包括D型觸發(fā)器814和D型鎖存電路816。D型觸發(fā)器814可接收信號φ2作為一個輸入，并提供信號φ6作為輸出，與周期信號φ3同步。φ6信號可相對于φ3信號延遲。
D型鎖存電路816可接收φ6信號并輸出進一步延遲半個周期的信號φ4，與周期信號φ3同步。
傳統(tǒng)的時鐘電路800也包括第三控制電路818。第三控制電路818包括接受φ2,φ4和φ6信號并提供控制信號φ7的邏輯電路?？刂菩盘枽?可隨時鐘允許信號CKE從低到高的轉(zhuǎn)變迅速變?yōu)橛行?如，低)。然后，在時鐘允許信號CKE從高到低轉(zhuǎn)變后的一個周期，控制信號φ7可變?yōu)闊o效(如，高)。控制信號φ7可由其它初始電路(未示出)使用。這些其它初始電路可將其它外部輸入信號與參考信號電壓VREF進行比較，并放大比較結(jié)果。
下面將簡單描述圖8提出的傳統(tǒng)的半導體存儲器的時鐘控制部分的操作。
傳統(tǒng)的同步存儲器可接收器件的系統(tǒng)時鐘(如外部時鐘信號CLK)，以及時鐘允許信號CKE，以控制降低電耗模式。CLK和CKE信號在第一和第二初始電路(分別是802和804)內(nèi)與參考信號電壓VREF進行比較。比較結(jié)果經(jīng)放大，分別輸出為信號φ1和φ2。
信號φ1和φ2由第一和第二控制電路(分別是806和812)接收。在第一控制電路806內(nèi)，第一單觸發(fā)發(fā)生電路808接收φ1信號，并響應(yīng)它而輸出周期信號φ3。在圖8的例子中，周期信號φ3具有恒定的脈沖寬度并與信號φ1同步變化。周期信號φ3輸出到第二控制電路812。
D型觸發(fā)器和D型鎖存電路(814和816)與周期信號φ3同步延遲信號φ2，產(chǎn)生輸出信號φ6。信號φ2可進一步延遲以產(chǎn)生φ4信號，φ4信號可相對于φ6信號延遲半個時鐘周期。
第三控制電路818響應(yīng)于φ2,φ6和φ4信號產(chǎn)生控制信號φ7?？刂菩盘枽?在時鐘允許信號CKE轉(zhuǎn)變?yōu)楦咧笱杆僮優(yōu)橛行?如，低)?？刂菩盘枽?在時鐘允許信號CKE轉(zhuǎn)變?yōu)榈椭笞優(yōu)闊o效(如，高)。
當控制信號φ7在時鐘允許信號CKE轉(zhuǎn)變?yōu)楦咧笱杆僮優(yōu)榈蜁r，其它初始電路(未示出)被激活。其它初始電路將外部輸入信號與參考信號電壓VREF比較，然后放大并輸出比較結(jié)果。另外，在時鐘允許信號CKE從低向高轉(zhuǎn)變后，φ4信號轉(zhuǎn)變?yōu)榈?。?信號的這樣一個轉(zhuǎn)變發(fā)生在CKE信號轉(zhuǎn)變后的一個時鐘周期。
在第二單觸發(fā)信號發(fā)生電路810內(nèi)，最終的φ1和φ4信號允許內(nèi)部時鐘信號φ5產(chǎn)生。內(nèi)部時鐘信號φ5約在時鐘允許信號CKE的低到高轉(zhuǎn)變后一個時鐘周期被有效。內(nèi)部時鐘信號φ5可提供給內(nèi)部電路(未示出)以允許這些電路與外部時鐘信號CLK同步操作。
這樣，同步半導體存儲器可輸入外部輸入信號，如地址信號組A0至An，輸入/輸出數(shù)據(jù)組DQ0至DQm,RAS信號，CAS信號和WE信號等。這樣的外部輸入信號可與外部時鐘信號CLK的上升沿同步輸入。通過輸入這樣的外部輸入信號，同步半導體存儲器可執(zhí)行由這樣的外部輸入信號的特定組合得到的控制指令。
傳統(tǒng)的同步半導體存儲器也有降低電耗模式。降低電耗模式可由時鐘允許信號CKE從有效電平(如，高)向無效電平(如，低)轉(zhuǎn)變來輸入。當時鐘允許信號CKE轉(zhuǎn)變?yōu)榈蜁r，信號φ4和φ7延遲約一個周期轉(zhuǎn)變?yōu)楦?。屏蔽控制?nèi)部時鐘信號φ5的信號φ4使內(nèi)部時鐘信號φ5變?yōu)闊o效態(tài)(如，高)。高內(nèi)部時鐘信號φ5停止內(nèi)部電路的有效操作，將同步半導體存儲器置為降低電耗模式。
在第三控制電路818內(nèi)，最終的φ2,φ4和φ6信號可導致控制信號φ7被驅(qū)動為無效電平(如，高)。一個無效控制信號φ7可使其它初始電路置于無效狀態(tài)。
這樣，正在執(zhí)行控制指令的同步半導體存儲器可由時鐘允許信號CKE的一個轉(zhuǎn)變而中止。在同步半導體存儲器包括互補金屬氧化物半導體(CMOS)電路的情況下，這樣的CMOS電路可保持當前數(shù)據(jù)。而且，由于各種節(jié)點的充、放電造成的電流消耗可基本上消除。另外，其它初始電路(接收其它外部輸入信號)也不能用，基本上不耗電。
雖然傳統(tǒng)的同步半導體存儲器能提供降低電耗模式，仍希望能進一步降低電流消耗。在降低電耗模式下進一步降低電流消耗對于用于由一或兩個電池供電的便攜式裝置中的同步半導體存儲器更為重要。通過降低耗電量，可提高電池使用壽命。
很難降低傳統(tǒng)時鐘控制電路800的電流消耗，因為內(nèi)部時鐘信號φ5是內(nèi)部電路的主要定時信號，它一般驅(qū)動較大的負荷。另外，第一初始電路802中的器件，如晶體管，必須相當大，因為φ1信號必須提供給兩個電路段(即，第一和第二單觸發(fā)信號發(fā)生電路808和810)。其它耗電原因起源于第一初始電路802。當內(nèi)部電路短暫地停于降低電耗模式時，第一初始電路802繼續(xù)將周期性的外部時鐘信號CLK與參考電壓VREF比較，并將比較結(jié)果放大以產(chǎn)生信號φ1。這樣周期性的比較與放大會連續(xù)消耗電流，從而耗電。
因此，希望獲得同步半導體存儲器件的時鐘控制電路，它能比傳統(tǒng)方法降低電流消耗。這樣的時鐘控制電路可提供更先進的耗電特性和/或增加包括這種同步半導體存儲器件的便攜式系統(tǒng)的電池壽命。
本發(fā)明的目的是降低在連續(xù)時間段上接收外部時鐘信號的同步半導體存儲器件的電流消耗。
根據(jù)本發(fā)明披露的實施例，同步半導體存儲器可接收外部時鐘信號和時鐘允許信號，并響應(yīng)它們而產(chǎn)生內(nèi)部時鐘信號。該同步半導體存儲器與內(nèi)部時鐘信號同步操作，包括第一初始電路，它接收外部時鐘信號，將外部時鐘信號與參考電壓比較，并將比較結(jié)果作為一個輸出提供。
第二初始電路，它接收時鐘允許信號，將時鐘允許信號與參考電壓比較，并將比較結(jié)果作為一個輸出提供。
第三初始電路，它接收外部時鐘信號并由與時鐘允許信號相應(yīng)的控制信號啟動，啟動后，第三初始電路將外部時鐘信號與參考電壓比較，并將比較結(jié)果作為一個輸出提供。
第一控制電路接收第一初始電路輸出，并產(chǎn)生與外部時鐘信號同步變化的周期信號，該第一控制電路也接收第三初始電路的輸出并響應(yīng)該輸出產(chǎn)生內(nèi)部時鐘信號。
根據(jù)披露的實施例的一個方面，內(nèi)部時鐘信號和/或周期信號具有恒定的脈沖寬度。
根據(jù)披露的實施例的另一方面，同步半導體存儲器可執(zhí)行與外部時鐘信號同步接收的外部輸入信號組合的控制指令。
根據(jù)披露的實施例的另一方面，第一初始電路，和/或第二初始電路和/或第三初始電路能放大它們各自的比較結(jié)果。
根據(jù)披露的實施例的另一方面，在同步半導體存儲器內(nèi)，第一初始電路內(nèi)的晶體管可比第三初始電路內(nèi)的晶體管小。
根據(jù)披露的實施例的另一方面，同步半導體存儲器還包括第二控制電路，它接收第二初始電路的輸出，并產(chǎn)生與周期信號同步的輸出信號。輸出的信號可按預定的時鐘周期或時鐘周期部分來延遲。
根據(jù)披露的實施例的另一方面，第一控制電路包括第一單觸發(fā)信號發(fā)生電路，它產(chǎn)生相應(yīng)于第一初始電路的輸出的單觸發(fā)信號，該單觸發(fā)信號可以是周期信號，并包括具有恒定寬度的一系列脈沖，和第二單觸發(fā)信號發(fā)生電路，它產(chǎn)生相應(yīng)于第三初始電路和第二控制電路的輸出的單觸發(fā)信號，該單觸發(fā)信號可以是內(nèi)部時鐘信號。
根據(jù)披露的實施例的另一方面，第一單觸發(fā)信號發(fā)生電路內(nèi)的晶體管的尺寸可比第二單觸發(fā)信號發(fā)生電路內(nèi)的晶體管更小一些。
根據(jù)披露的實施例的另一方面，同步半導體存儲器可包括至少一個其它初始電路，它能接收一個或多個外部輸入信號并將外部輸入信號與參考電壓比較以提供一輸出信號。其它初始電路可由控制信號激活。


圖1是方框圖，示出了根據(jù)一實施例的同步半導體存儲器的時鐘控制電路。
圖2是電路圖，示出了可用于圖1的實施例的第一初始電路的一個例子。
圖3是電路圖，示出了可用于圖1的實施例的第三初始電路的一個例子。
圖4是電路圖，示出了可用于圖1的實施例的第一控制電路的一個例子。
圖5是電路圖，示出了可用于圖1的實施例的第二控制電路的一個例子。
圖6是電路圖，示出了可用于圖1的實施例的第三控制電路的一個例子。
圖7是時序圖，示出了根據(jù)一實施例的同步半導體存儲器的操作。
圖8是根據(jù)傳統(tǒng)的同步半導體存儲器的時鐘控制電路的方框圖。
下面將結(jié)合附圖和時序圖描述本發(fā)明的各實施例。與傳統(tǒng)的同步半導體存儲器一樣，根據(jù)一實施例的半導體存儲器可接收外部時鐘信號CLK和時鐘允許信號CKE。另外，也可接收其它外部輸入信號。這些其它外部輸入信號包括(但不限于)一個或多個下列類型的信號地址信號組A0至An，輸入/輸出數(shù)據(jù)組DQ0至DQm，行地址選通信號RAS，列地址選通信號CAS，寫允許信號WE。
該同步半導體存儲器可產(chǎn)生相應(yīng)于外部時鐘信號CLK和時鐘允許信號CKE的具有恒定脈沖寬度的內(nèi)部時鐘信號。同步半導體存儲器可與內(nèi)部時鐘信號同步操作。另外，控制指令可由同步半導體存儲器通過接收與外部時鐘信號CLK同步的各種外部輸入信號來執(zhí)行?？刂浦噶畎ǎ?，脈沖串式操作。
同步半導體存儲器也能響應(yīng)于時鐘允許信號切換到降低電耗模式。降低電耗模式可達到降低電流消耗的目的。
現(xiàn)在參考圖1，同步半導體存儲器的時鐘控制電路以方塊圖的形式提出。該時鐘控制電路由通用參考標號100指示，包括第一初始電路102，第二初始電路104，第三初始電路106，第一控制電路108，第二控制電路110，第三控制電路112。時鐘控制電路100可接收外部時鐘信號CLK和時鐘允許信號CKE并產(chǎn)生內(nèi)部時鐘信號φ5和控制信號φ7。內(nèi)部時鐘信號φ5和控制信號φ7可提供給同步半導體存儲器的其它內(nèi)部電路。
圖2是電路圖，顯示了根據(jù)一實施例的第一初始電路的例子。第一初始電路由通用參考標號200指定，包括P-溝道場效應(yīng)晶體管(FET)Q200-Q204，以及n-溝道FET Q206-Q210。FET可以是絕緣柵FET(IGFET)，例如金屬氧化物半導體型FET(MOSFET)。晶體管Q204和Q202形成電流反射鏡。和電流反射鏡Q204/Q202并行布置的是晶體管Q206和Q208，可設(shè)想為比較晶體管。晶體管Q206的柵極接收參考電壓VREF而晶體管Q208的柵極接收外部時鐘信號CLK。
啟動晶體管Q200將晶體管Q202和Q204的源極連接到第一電源電壓。啟動晶體管Q200的柵極接收φ9信號，它典型地為低。參考晶體管Q210連接在晶體管Q206和Q208的源極和第二電源電壓之間。參考晶體管Q210的柵極接收參考電壓VREF。
熟悉本技術(shù)領(lǐng)域的人會認識到在圖2的布置中，外部時鐘信號和VREF電勢間的電勢差會引起晶體管Q202和Q208的漏-漏極連接處形成的比較輸出節(jié)點202處的變化。比較輸出節(jié)點202處的電勢提供為反相器I200的輸入。反相器I200的輸出是第一初始輸出信號φ1。
第一初始電路200還包括置于比較輸出節(jié)點202和第二電源電壓之間的禁用晶體管Q212。禁用晶體管Q212的柵極接收φ9信號。
第一初始電路200可包括在某種程度上類似于圖8中提出的傳統(tǒng)例子的第一初始電路的布置。
根據(jù)本實施例的第一初始電路可接收外部時鐘信號CLK，將它與參考電壓VREF比較，然后放大比較結(jié)果。放大的比較結(jié)果是第一初始輸出信號φ1，第一初始輸出信號φ1可提供給第一控制電路108中的第一單觸發(fā)信號發(fā)生電路。
第一初始電路200區(qū)別于傳統(tǒng)時鐘控制電路的第一初始電路的一個方面在于器件(例如，晶體管)的尺寸。例如，場效應(yīng)晶體管(FET)寬度小于傳統(tǒng)的方法。這樣的晶體管尺寸方面的減小是可以實現(xiàn)的，因為第一初始電路200不必象在圖8所示的傳統(tǒng)例子中那樣必須驅(qū)動第一和第二單觸發(fā)信號發(fā)生電路。例如，MOSFET晶體管Q200，Q202，Q204，Q206，Q208，Q210和Q212可分別包括32μm，6.8μm，3.4μm，6.8μm，13.6μm，3.3μm，和2μm的溝道寬度。
回過頭來參考圖1，根據(jù)一實施例的第二初始電路104可以是等價于圖2中提出的第一初始電路的一個電路。第二初始電路104可執(zhí)行與圖8中提出的傳統(tǒng)第二初始電路相同的功能。為避免不適當?shù)闹貜停筒辉倜枋龅诙跏茧娐妨恕?br> 圖3是電路圖，示出了根據(jù)一實施例的第三初始電路。第三初始電路由通用參考標號300指定，包括與圖2的第一初始電路200相同的晶體管布置。如圖3所示，第三初始電路300包括電流反射鏡結(jié)構(gòu)的晶體管(Q302/Q304)，比較晶體管(Q306和Q308)，啟動晶體管Q300，參考晶體管Q310，和禁用晶體管Q312。比較輸出節(jié)點302提供作為反相器I300的一個輸入。反相器I300的輸出可以是第三初始輸出信號φ8。
第三初始電路300接收外部時鐘信號CLK。另外，第三初始電路可由控制信號φ7有效?？刂菩盘枽?可響應(yīng)時鐘允許信號CKE。相應(yīng)地，當由有效(如，低)的控制信號啟動(有效)時，第三初始電路300將CLK信號與參考電壓(如，VREF)比較。比較結(jié)果經(jīng)放大，輸出為第三初始輸出信號φ8。第三初始輸出信號φ8可提供為第一控制電路108內(nèi)的第二單觸發(fā)信號發(fā)生電路的一個輸入。
第三初始電路300區(qū)別于第一初始電路200在于，它能夠根據(jù)φ7信號來激活(啟動)。另外，第三初始電路300內(nèi)的器件(如，晶體管)的尺寸大于第一初始電路200內(nèi)的器件尺寸。例如，第三初始電路300內(nèi)的晶體管的FET寬度大于第一初始電路200的。舉一個更為特殊的例子，如果第一初始電路200具有分別具有32μm，6.8μm，3.4μm，6.8μm，13.6μm，3.3μm，和2μm的溝道寬度的MOSFET晶體管Q200，Q202，Q204，Q206，Q208，Q210和Q212，第三初始電路300可具有分別具有120μm，26μm，13μm，26μm，52μm，12.5μm和4μm的溝道寬度的MOSFET晶體管Q300，Q302，Q304，Q306，Q308，Q310和Q312。在這種布置中，用于驅(qū)動第二單觸發(fā)信號發(fā)生電路的晶體管大于那些用于驅(qū)動第一單觸發(fā)信號發(fā)生電路的晶體管。
圖4,5和6的電路圖示出了可用于圖1的時鐘控制電路的第一控制電路，第二控制電路和第三控制電路各自特定的電路例子。圖4,5和6的第一，第二和第三控制電路與圖8的傳統(tǒng)的時鐘控制電路的第一，第二和第三控制電路具有相同的通用功能。
圖4的第一控制電路由通用參考標號400指示，包括根據(jù)一特殊實施例的第一單觸發(fā)信號發(fā)生電路402和第二單觸發(fā)信號發(fā)生電路404。
圖4的第一單觸發(fā)信號發(fā)生電路402包括接收第一初始輸出信號φ1為第一輸入的第一邏輯門406。第一邏輯門406的第二輸入接收通過包括串行布置的5個反相器的延遲通路的第一初始輸出信號φ1。延遲通路可用于建立周期信號φ3的脈沖寬度。圖4的第一邏輯門406的具體類型是與非門。
圖4的第二單觸發(fā)信號發(fā)生電路包括接受第三初始輸出信號φ8為第一輸入的第二邏輯門408。第二邏輯門408的第二輸入接收通過包括與啟動門410串行布置的4個反相器的延遲通路的第三初始輸出信號φ8。啟動門410還接收延遲的允許信號φ4為另一輸入。延遲通路可用于建立內(nèi)部時鐘信號φ5的寬度。在圖4中，第二邏輯門408的具體類型是與非門，啟動門410的特定類型是或非門。
根據(jù)第一實施例的第一控制電路400包括第一單觸發(fā)信號發(fā)生電路，它包括比輔助的第二單觸發(fā)信號發(fā)生電路具有較小尺寸的有源電路器件。例如，在由FET組成的電路中，第一單觸發(fā)信號發(fā)生電路內(nèi)的晶體管寬度可比輔助的第二單觸發(fā)信號發(fā)生電路中的小一些。熟練本技術(shù)的人會認識到第一控制電路400的邏輯門和/或反相器具有傳統(tǒng)的構(gòu)造。
圖5的第二控制電路與提出的現(xiàn)有技術(shù)電路中的第二控制電路具有相同的布置。而且，圖6的第三控制電路和現(xiàn)有技術(shù)例中提出的第三控制電路具有相同的布置。為避免不必要的重復，就不再對第二控制電路和第三控制電路進行詳細描述了。
雖然上述實施例舉出了第一初始電路、第二初始電路和第三初始電路，同步半導體存儲器也可包括一個或多個其它初始電路。這些其它初始電路可將其它外部輸入信號與參考電壓比較。其它外部輸入信號包括例如地址信號組A0至An，輸入/輸出數(shù)據(jù)組DQ0至DQm，RAS信號，CAS信號，或WE信號，等。比較結(jié)果可由圖2和3示出的電路放大并輸出，該電路具有電流反射鏡電路及其伴隨的比較晶體管。
已經(jīng)描述了時鐘控制電路和輔助電路的例子，下面描述根據(jù)一個實施例的時鐘控制電路的操作。
圖7是一時序圖，示出了根據(jù)一實施例的同步半導體存儲器的操作。正如傳統(tǒng)的同步半導體存儲器一樣，根據(jù)一實施例的同步半導體存儲器能夠輸入象外部時鐘信號CLK以及時鐘控制信號CKE那樣的系統(tǒng)時鐘，以控制降低電耗模式。
根據(jù)一實施例，時鐘控制電路(如100)包括第一和第二初始電路(如200)。第一和第二初始電路200可分別接收CLK和CKE信號，將此信號與參考電壓(如VREF)比較。比較結(jié)果經(jīng)放大作為信號φ1和φ2分別輸出到第一和第二控制電路(如400和500)。
在第一控制電路400內(nèi)，第一單觸發(fā)信號發(fā)生電路(如402)可接收φ1信號并產(chǎn)生周期信號φ3。周期信號φ3可響應(yīng)于CLK信號周期性變化。另外，周期信號φ3具有恒定的脈沖寬度。周期信號φ3可輸出到第二控制電路500。
第二控制電路500可延遲與周期信號φ3同步的φ2信號。這樣，第二控制電路500能產(chǎn)生φ6信號和φ4信號。φ4信號可相對于φ6信號延遲半個時鐘周期。
控制信號φ7響應(yīng)φ2，φ4和φ6信號，在時鐘允許信號CKE轉(zhuǎn)變?yōu)楦吆笞優(yōu)橛行?如，低)。另外，控制信號φ7在時鐘允許信號CKE轉(zhuǎn)變?yōu)榈秃笾钡揭粋€周期的延遲后變?yōu)闊o效(例如，高)。
參考圖7，約在時間t3和t7，時鐘允許信號CKE處于高電平而外部時鐘信號CLK從低轉(zhuǎn)變?yōu)楦?。結(jié)果，φ7信號隨后立即轉(zhuǎn)變?yōu)榈停跁r間t7仍為低。低φ7值啟動第三初始電路，使φ8信號被提供給第一控制電路400。
在約相同的時間，其它初始電路被啟動。這些其它初始電路可將其它外部信號與參考電壓VREF比較。比較結(jié)果經(jīng)放大從這些其它初始電路輸出。
信號φ4延遲到下一周期的下降沿，這樣能在大約時間t4和時間t8轉(zhuǎn)變?yōu)榈汀?br> 在第二單觸發(fā)信號發(fā)生電路(如404)內(nèi)，信號φ4和φ8允許內(nèi)部時鐘信號φ5產(chǎn)生。更具體地，內(nèi)部時鐘信號φ5大約在時間t5和t9包括低走向脈沖。這樣內(nèi)部時鐘信號φ5可提供給內(nèi)部電路，以使這些內(nèi)部電路同步操作。
這樣，同步半導體存儲器可與外部時鐘信號的上升沿同步輸入外部輸入信號以執(zhí)行控制指令。外部輸入信號可包括地址信號組A0至An，輸入/輸出數(shù)據(jù)組DQ0至DQm,RAS信號，CAS信號和WE信號?？捎赏獠枯斎胄盘柕牟煌M合得到特定的指令控制。
再參考圖7，同步半導體存儲器也可通過時鐘允許信號CKE轉(zhuǎn)變?yōu)榈投恢脼榻档碗姾哪Ｊ?。例如，在圖7中，CKE信號在時間t5和t13之前轉(zhuǎn)變?yōu)榈?。信號?在延遲約一個時鐘周期后約在時間t6和t14轉(zhuǎn)變?yōu)楦摺?br> 內(nèi)部時鐘信號φ5由φ4信號屏蔽控制，并在約一個時鐘周期的延遲后變?yōu)闊o效(高)。在圖7的例子中，在時間t7和t15，內(nèi)部時鐘信號φ5為高。
圖7中也示出了控制信號φ7。當時鐘允許信號CKE在時間t5為低時，由于信號φ2在時間t6為高，控制信號φ7沒轉(zhuǎn)變?yōu)楦?。相反，控制信號?隨CKE信號在時間t13之前從高到低的轉(zhuǎn)變，約在時間t14轉(zhuǎn)變?yōu)楦摺．斂刂菩盘枽?約在時間t14轉(zhuǎn)變?yōu)楦邥r，第三初始電路300以及其它初始電路被置為無效狀態(tài)。
這樣，同步半導體存儲器的內(nèi)部電路執(zhí)行控制指令終止。結(jié)果內(nèi)部電路內(nèi)的CMOS電路的節(jié)點可保持數(shù)據(jù)。在這些電路內(nèi)由于充、放電的電流消耗基本上降為零。類似地，當?shù)谌跏茧娐?00和其它初始電路由于控制信號φ7的高電平而為無效時，它們的電流消耗基本上降為零。
如上所述，根據(jù)披露的實施例的同步半導體存儲器可產(chǎn)生周期信號φ3和內(nèi)部時鐘信號φ5以控制同步半導體存儲器的同步操作。周期信號φ3僅能驅(qū)動第二控制電路500，而內(nèi)部時鐘信號φ5能驅(qū)動同步半導體存儲器的內(nèi)部電路。在這樣的布置中，周期信號φ3的負載電容較小。相反，內(nèi)部時鐘信號φ5的負載電容可以較高。相應(yīng)地，為完成高速驅(qū)動能力，在產(chǎn)生內(nèi)部時鐘信號φ5的第二單觸發(fā)信號發(fā)生電路404內(nèi)的晶體管寬度可以較大。相反，第一單觸發(fā)信號發(fā)生電路402內(nèi)的晶體管寬度可以較小。
位于第二單觸發(fā)信號發(fā)生電路404的上游的第三初始電路300也可以很大。結(jié)果，由于第三初始電路300和第三單觸發(fā)信號發(fā)生電路404內(nèi)的節(jié)點的充、放電而產(chǎn)生的電流消耗變得較大，允許相對較快的操作速度。
在圖7的特定例子中，當同步半導體存儲器處于降低電耗模式時，第一初始電路200和第一單觸發(fā)信號發(fā)生電路402為有效，而其余電路為無效。這可以較大地降低電流消耗。而且，由于單觸發(fā)信號發(fā)生電路402的負載電容較小。這可允許第一單觸發(fā)信號發(fā)生電路402內(nèi)的晶體管寬度小于傳統(tǒng)方法，進一步降低了電流消耗。由于第一單觸發(fā)信號發(fā)生電路402可包括較小的晶體管，置于第一單觸發(fā)信號發(fā)生電路402上游的第一初始電路102也能包括較小的晶體管寬度。這也能降低電流消耗。
這樣，同步半導體存儲器包括允許與外部時鐘信號同步操作的電路，這些電路包括較小尺寸的器件。這些較小尺寸的器件能降低電流消耗。
例如，在一實施例和具有相同晶體管布置(但是較大尺寸的晶體管)的傳統(tǒng)的同步半導體存儲器之間比較降低電耗模式中的旁路電流。傳統(tǒng)的同步半導體存儲器的旁路電流是1180nA，而根據(jù)本發(fā)明的同步半導體存儲器的旁路電流是540nA，是傳統(tǒng)情況下的50％。
上述性能優(yōu)點可為用電池供電的便攜式裝置提供便利。具體地，旁路狀態(tài)時的電池壽命可加倍。結(jié)果，使用本發(fā)明的教導的便攜式裝置，如安裝一或更多本發(fā)明的同步半導體存儲器的便攜式裝置，可期望有顯著的提高。
熟練本技術(shù)領(lǐng)域的人會認識到，披露的實施例說明了可用于同步半導體存儲器的時鐘控制電路，其它同步器件也可以從這里提出的教導中受益。因此雖然這里詳細描述了各種特定實施例，在不脫離本發(fā)明精神和范疇的情況下，本發(fā)明可受到各種改變，替換和變化。本發(fā)明僅受所附權(quán)利要求的限定。
權(quán)利要求
1.同步半導體存儲器，可接收外部時鐘信號和時鐘允許信號并產(chǎn)生與外部時鐘信號同步操作的內(nèi)部時鐘信號，該同步半導體存儲器包括第一初始電路，可接收外部時鐘信號，將外部時鐘信號與參考電壓比較，放大并輸出比較結(jié)果；第二初始電路，可接收時鐘允許信號，將時鐘允許信號與參考電壓比較，放大并輸出比較結(jié)果；第三初始電路，由時鐘允許信號控制的控制信號啟動，該第三初始電路接收外部時鐘信號，將外部時鐘信號與參考電壓比較，放大并輸出比較結(jié)果；和第一控制電路，產(chǎn)生隨第一初始電路的輸出同步變化的周期信號，并產(chǎn)生與第三初始電路的輸出相應(yīng)的內(nèi)部時鐘信號。
2.如權(quán)利要求1所述的同步半導體存儲器，其特征在于第一初始電路包括多個晶體管；和第三初始電路包括多個晶體管，第三初始電路的晶體管小于第一初始電路的相應(yīng)晶體管。
3.如權(quán)利要求1所述的同步半導體存儲器，包括第二控制電路，其接收第二初始電路的輸出，并產(chǎn)生與周期信號同步的輸出信號，并相對于第三初始電路的輸出至少延遲了外部時鐘信號的半個周期。
4.如權(quán)利要求3所述的同步半導體存儲器，還包括第三控制電路，其響應(yīng)于第二控制電路和第二初始電路的輸出產(chǎn)生控制信號。
5.如權(quán)利要求1所述的同步半導體存儲器，其特征在于第一控制電路包括第一單觸發(fā)信號發(fā)生電路，其產(chǎn)生與第一初始電路的輸出相應(yīng)的單觸發(fā)信號，從第一單觸發(fā)信號發(fā)生電路產(chǎn)生的單觸發(fā)信號是周期信號。
6.如權(quán)利要求5所述的同步半導體存儲器，其特征在于從第一單觸發(fā)信號發(fā)生電路產(chǎn)生的單觸發(fā)信號具有通常為恒定的脈沖寬度。
7.如權(quán)利要求5所述的同步半導體存儲器，其特征在于第一控制電路還包括第二單觸發(fā)信號發(fā)生電路，其產(chǎn)生與第三初始電路的輸出和第二控制電路的輸出相應(yīng)的具有恒定脈沖寬度的單觸發(fā)信號，從第二單觸發(fā)電路產(chǎn)生的單觸發(fā)信號是內(nèi)部時鐘信號。
8.如權(quán)利要求7所述的同步半導體存儲器，其特征在于從第二單觸發(fā)信號發(fā)生電路產(chǎn)生的單觸發(fā)信號具有通常為恒定的脈沖寬度。
9.如權(quán)利要求7所述的同步半導體存儲器，其特征在于第二單觸發(fā)信號發(fā)生電路包括多個晶體管，和第一單觸發(fā)信號發(fā)生電路包括多個晶體管，這些晶體管小于第二單觸發(fā)信號發(fā)生電路中相應(yīng)的晶體管。
10.如權(quán)利要求1所述的同步半導體存儲器，還包括至少一個其它初始電路，其接收至少一個其它外部信號，將其它外部信號與參考電壓比較，放大并輸出比較結(jié)果，其它初始電路由控制信號啟動。
11.時鐘控制電路，包括第一初始電路，其接收周期性的外部時鐘信號并產(chǎn)生周期性的第一初始輸出信號；第二初始電路，其接收時鐘允許信號并產(chǎn)生內(nèi)部時鐘允許信號；第三初始電路，其接收周期性的外部時鐘信號，并產(chǎn)生周期性的第三初始輸出信號；第一控制電路，其接收第一初始輸出信號，并響應(yīng)該第一初始輸出信號產(chǎn)生周期性的周期信號，第一控制電路還接收第三初始輸出信號并產(chǎn)生周期性的內(nèi)部時鐘信號，內(nèi)部時鐘信號根據(jù)延遲的允許信號為可屏蔽的；和第二控制電路，其接收內(nèi)部時鐘允許信號并產(chǎn)生延遲的允許信號，該延遲的允許信號相對于內(nèi)部時鐘允許信號至少被延遲了外部時鐘信號的半個周期。
12.如權(quán)利要求11所述的電路，其特征在于第一初始電路包括多個將外部時鐘信號與第一參考電壓相比較的比較晶體管；和第三初始電路包括多個將外部時鐘信號與第二參考電壓相比較的比較晶體管，第三初始電路的比較晶體管大于第二初始電路的比較晶體管。
13.如權(quán)利要求11所述的電路，其特征在于第一控制電路包括第一單觸發(fā)信號發(fā)生電路，其接收第一初始輸出信號并響應(yīng)于第一初始輸出信號的預定的轉(zhuǎn)變產(chǎn)生脈沖，第一單觸發(fā)信號發(fā)生電路包括多個第一單觸發(fā)晶體管；和第二單觸發(fā)信號發(fā)生電路，其由延遲的允許信號啟動，第二單觸發(fā)信號發(fā)生電路接收第三初始輸出信號并響應(yīng)于第三初始輸出信號的預定的轉(zhuǎn)變而產(chǎn)生脈沖，第二觸發(fā)信號發(fā)生電路包括多個比所述第一單觸發(fā)晶體管大的第二單觸發(fā)晶體管。
14.如權(quán)利要求11所述的電路，還包括第三控制電路，其接收延遲的允許信號和內(nèi)部時鐘允許信號并產(chǎn)生控制信號；和第三初始電路，由控制信號啟動。
15.用于同步集成電路器件的時鐘電路，該時鐘電路包括第一初始電路，其接收外部時鐘信號，并將外部時鐘信號與第一參考電壓比較以產(chǎn)生第一初始輸出信號；第三初始電路，其由控制信號啟動，第三初始電路接收外部時鐘信號，并將該外部時鐘信號與第二參考電壓比較以在啟動時產(chǎn)生第三初始輸出信號；和第三控制電路，其接收相對于外部時鐘信號延遲了的延遲時鐘信號和內(nèi)部時鐘允許信號并產(chǎn)生控制信號。
16.如權(quán)利要求15所述的時鐘電路，其特征在于第一初始電路包括具有第一節(jié)點和第二節(jié)點的第一電流反射鏡電路，具有由控制端子控制的阻抗通路的第一比較晶體管，第一比較晶體管阻抗通路被連接到第一節(jié)點，第一比較晶體管控制端子被連接到第一參考電壓，和具有由控制端子控制的阻抗通路的第二比較晶體管，第二比較晶體管阻抗通路被連接到第二節(jié)點，第二比較晶體管控制端子被連接到外部時鐘信號。
17.如權(quán)利要求16所述的時鐘電路，其特征在于第三初始電路包括具有第三節(jié)點和第四節(jié)點的第二電流反射鏡電路，具有由控制端子控制的阻抗通路的第三比較晶體管，第三比較晶體管阻抗通路被連接到第三節(jié)點，第三比較晶體管控制端子被連接到第二參考電壓，和具有由控制端子控制的阻抗通路的第四比較晶體管，第四比較晶體管阻抗通路被連接到第四節(jié)點，第四比較晶體管控制端子被連接到外部時鐘信號。其特征在于第二，第三和第四比較晶體管是具有溝道的場效應(yīng)晶體管，第三和第四比較晶體管的溝道寬度至少是第一和第二晶體管的溝道寬度的兩倍。
18.如權(quán)利要求17所述的時鐘電路，其特征在于第三初始電路還包括一個具有由控制端子控制的阻抗通路的禁用晶體管，該禁用晶體管被連接到第四節(jié)點，該禁用晶體管控制端子被連接到控制信號。
19.如權(quán)利要求15所述的時鐘電路，其特征在于第一初始電路包括具有由控制端子控制的阻抗通路的第一參考晶體管，第一參考晶體管阻抗通路被連接到第一和第二比較晶體管的阻抗通路上，第一參考晶體管控制端子被連接到第一參考電壓；和第三初始電路包括具有由控制端子控制的阻抗通路的第二參考晶體管，第二參考晶體管阻抗通路被連接到第三和第四比較晶體管的阻抗通路上，第二參考晶體管控制端子被連接到第二參考電壓。
20.如權(quán)利要求15所述的時鐘電路，還包括第一控制電路，包括第一單觸發(fā)信號發(fā)生電路，它具有第一邏輯門，第一邏輯門的一個輸入連接到第一初始輸出信號，其第二輸入被第一延遲通路連接到第一初始輸出信號，和第二單觸發(fā)信號發(fā)生電路，它具有第二邏輯門，第二邏輯門的一個輸入連接到第三初始輸出信號，其第二輸入經(jīng)一延遲通路連接到第三初始輸出信號，其特征在于第一單觸發(fā)信號發(fā)生電路和第二單觸發(fā)信號發(fā)生電路包括場效應(yīng)晶體管，被選擇的第二單觸發(fā)信號發(fā)生電路的場效應(yīng)晶體管大于第一單觸發(fā)信號發(fā)生電路的晶體管。
全文摘要
一種同步半導體存儲器，包括第一初始電路、第二初始電路和第三初始電路。第一初始電路接收外部時鐘信號CLK并與參考電壓比較，比較結(jié)果被放大并輸出為信號Φ1；第二初始電路接收時鐘允許控制信號CKE，并與參考電壓比較，比較結(jié)果被放大并輸出為信號Φ2；第三初始電路接收外部時鐘信號CLK，將CLK與參考電壓比較，放大并輸出比較結(jié)果Φ8。另外還包括第一控制電路，它接收Φ1信號并產(chǎn)生隨CLK同步變化的具有恒定脈寬的周期信號Φ3。
文檔編號G11C7/00GK1239306SQ9910799
公開日1999年12月22日 申請日期1999年6月10日 優(yōu)先權(quán)日1998年6月11日
發(fā)明者松原靖 申請人:日本電氣株式會社