專利名稱：內(nèi)置在集成電路中的供電電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種內(nèi)置在IC(集成電路)器件(如同步IC存儲器)中的供電電路。
一般來說，供電電路都內(nèi)置在各種IC器件當(dāng)中，圖3就顯示了一種內(nèi)置在同步IC存儲器之中的供電電路。
參考圖3，圖中顯示的這種傳統(tǒng)供電電路包括單脈沖發(fā)生電路50，用于產(chǎn)生一個單脈沖信號P；以及一個輸出控制電路52，響應(yīng)單脈沖發(fā)生電路50產(chǎn)生的脈沖信號P而控制輸出端DQ，使其處于高阻抗?fàn)顟B(tài)。該供電電路還包括一模式識別電路54。
單脈沖發(fā)生電路50含有一對P溝道FET(場效應(yīng)晶體管)501、502和一個串聯(lián)電阻503；以及一個反相器504，其一個輸入端與FET 502和電阻503的接點B相連。電源電壓被加在FET 502的漏極上，而且FET 501的源極與柵極連接在一起。FET 502的漏極與FET 501的源極相連，且FET 502的源極與接點B相連，其柵極接地。脈沖信號P從反相器504的輸出端上輸出。
輸出控制電路52包括5個反相器521、523a、523b、524a和524b，一對NAND邏輯門522a和522b，以及一對FET 525a和525b。
圖4的波形圖說明了單脈沖發(fā)生電路50的操作。以下將參考圖3和圖4對這種傳統(tǒng)供電電路的操作進(jìn)行說明。
圖4中，電源電壓Vdd由一條實線來表示；接點B上的電壓VB由長短交替的劃線表示；脈沖信號P則由一條虛線表示。當(dāng)同步IC存儲器的電源開關(guān)(未示出)被打開時，微觀地看，電源電壓Vdd是逐漸上升的。隨著電源電壓Vdd的上升，接點B上的電壓VB也逐漸上升。當(dāng)電壓VB等于或小于一門限值Vth時，反相器504將輸出一個高電平信號(H)，反之，當(dāng)電壓VB大于該門限值Vth時，反相器504將輸出一個低電平信號(L)。由于在微觀上反相器504的輸出信號也是逐漸上升和下降的，所以脈沖信號P呈現(xiàn)出三角波形。
如果脈沖信號P變?yōu)椤癏”電平，則反相器521輸出端的輸出電平將變?yōu)椤癓”。因此，由于該“L”電平被輸入給各NAND邏輯門522a和522b一對輸入端中的一個，所以不論它們另一輸入端的輸入是“H”電平還是“L”電平，NAND邏輯門522a和522b的輸出端都將輸出“H”電平。
因此，由于模式識別電路54的輸出端Qa和Qb具有“H”電平，所以FET 525a和525b都被控制為截止?fàn)顟B(tài)。其結(jié)果使得輸出端DQ呈高阻抗?fàn)顟B(tài)。
如果脈沖信號P下降成“L”電平，則NAND邏輯門522a和522b輸入端之一上的輸入信號電平將變?yōu)椤癏”電平。但是，由于NAND邏輯門522a和522b另一輸入端上的輸入仍保持為“L”電平，所以NAND邏輯門522a和522b的輸出端將繼續(xù)輸出高電平。其結(jié)果使得輸出端DQ仍然保持處于高阻抗?fàn)顟B(tài)。
除非得到一個時鐘信號CLK輸入，否則即使按照上述方法打開電源開關(guān)模式識別電路54也不會進(jìn)行操作。因此，在打開電源開關(guān)后，除非有時鐘信號CLK輸入給模式識別電路54，否則就無法知道，即，無法確定輸出端Qa和Qb是處于“H”電平還是“L”電平。所以，在打開電源開關(guān)后，該供電電路將一直使輸出端DQ保持為高阻抗?fàn)顟B(tài)，直到有時鐘信號CLK輸入為止。
如果有時鐘信號CLK輸出，則模式識別電路54將根據(jù)從內(nèi)置有供電電路的同步IC存儲器輸入的命令信號CMD而進(jìn)行操作。具體來說，模式識別電路54通過將輸出端Qa和Qb控制為“H”電平，從而使輸出端DQ處于高阻抗?fàn)顟B(tài)。或者是，模式識別電路54通過控制輸出端Qa為“H”電平并控制輸出端Qb為“L”電平，從而將輸出端DQ控制為“L”電平?；蛘呦喾吹?，模式識別電路54通過控制輸出端Qa為“L”電平并控制輸出端Qb為“H”電平，從而將輸出端DQ控制為“H”電平。
在這種情況下，由于反相器521的輸出端一般呈“H”電平，所以各NAND邏輯門522a和522b的兩個輸入端之一總具有“H”電平。因此，各NAND邏輯門522a和522b的輸出在其另一輸入端的輸入電平為“H”的情況下都呈“L”電平，而如果它們另一輸入端的輸入電平為“L”，則它們的輸出將呈“H”電平。其結(jié)果使得輸出控制電路52不會對其輸出端Qa和Qb的狀態(tài)產(chǎn)生影響。
但是，這種傳統(tǒng)的供電電路也可以根據(jù)電源電壓的一個上升情況進(jìn)行正常操作。具體來說，由于單脈沖發(fā)生電路利用電源電壓的上升沿僅能產(chǎn)生一個脈沖信號，如果電源電壓的上升沿太陡，或者相反地如果電源電壓的上升需要太長的時間，則有可能檢測不到電源電壓的上升沿。
如果不能檢測到電源電壓的上升沿，則由于單脈沖發(fā)生電路不能正常地產(chǎn)生一個脈沖信號，所以就不能保證IC輸出的初始狀態(tài)為高阻抗?fàn)顟B(tài)。因此，在該IC緊隨電源電壓變?yōu)橛行У囊粋€時間點之后開始其操作之前，一個和該IC連接著相同總線的控制器執(zhí)行數(shù)據(jù)讀操作時，該IC的讀出數(shù)據(jù)和輸出數(shù)據(jù)也可能被同時輸出到這條總線上，這樣就會造成一種被稱為總線沖突的麻煩。
本發(fā)明的一個目的是提供一種供電電路，該電路能夠確保IC的一端處于高阻抗?fàn)顟B(tài)，直到該IC在緊隨IC電源電壓變?yōu)橛行У囊粋€時間點之后開始其操作為止。
為了達(dá)到上述目的，根據(jù)本發(fā)明，提供了一種內(nèi)置在集成電路中的供電電路，該電路包括連續(xù)脈沖發(fā)生電路，它用于在電源電壓開始提供給集成電路之后，連續(xù)地產(chǎn)生一個脈沖信號；輸出控制電路，它用于在連續(xù)脈沖發(fā)生電路產(chǎn)生的脈沖信號被輸入其中時，將集成電路的一端控制為高阻抗?fàn)顟B(tài)；以及脈沖信號中斷電路，它用于在一時鐘信號被輸入其中之后，中斷向輸出控制電路輸入的脈沖信號。
當(dāng)開始向集成電路提供電源電壓時，連續(xù)脈沖發(fā)生電路將開始連續(xù)地產(chǎn)生一個脈沖信號。如果該脈沖信號被正常地輸出，則輸出控制電路將控制該集成電路的一端以使其處于高阻抗?fàn)顟B(tài)。在這種情況下，即便如果因電源電壓的上升情況或類似原因而造成初始時的脈沖信號未被正常輸出，由于脈沖信號是被連續(xù)輸出，所以輸出控制電路遲早可將集成電路的一端控制成為高阻抗?fàn)顟B(tài)。然后，當(dāng)時鐘信號開始被從集成電路輸出時，脈沖信號中斷電路將中斷向輸出控制電路輸入的脈沖信號。其結(jié)果使得集成電路一端的高阻抗?fàn)顟B(tài)被取消。
由于連續(xù)脈沖發(fā)生電路是在一段時間內(nèi)連續(xù)產(chǎn)生一個脈沖信號，直到該集成電路在緊隨電源電壓被施加給它的一個時間點之后開始其操作為止，所以利用這種供電電路，即使輸出控制電路開始不能鎖存住脈沖信號，它也能夠鎖存住以后產(chǎn)生的脈沖。其結(jié)果使得輸出控制電路能夠保證將集成電路的一端控制為高阻抗?fàn)顟B(tài)。此外，當(dāng)集成電路開始其操作時，脈沖信號中斷電路將鎖存住時鐘信號并中斷向輸出控制電路提供脈沖信號。由此，集成電路的一端也就不再被保持為高阻抗?fàn)顟B(tài)。結(jié)果是，由于在集成電路電源電壓變?yōu)橛行е?，集成電路的一端可以在一段時間內(nèi)被保證處于高阻抗?fàn)顟B(tài)，直到該集成電路開始其操作為止，因此就可防止它與其它集成電路所產(chǎn)生的總線沖突。
連續(xù)脈沖發(fā)生電路可以是一個環(huán)形計數(shù)器。在供電電路用一個環(huán)形計數(shù)器充當(dāng)連續(xù)脈沖發(fā)生電路并用一個鎖存電路充當(dāng)脈沖信號中斷電路、以取代圖3所示上述傳統(tǒng)供電電路中所使用的單脈沖發(fā)生電路的情況下，它將具有簡單的結(jié)構(gòu)，而且可以通過對傳統(tǒng)同步IC存儲器進(jìn)行小的修改而得到實現(xiàn)。
另外，連續(xù)脈沖發(fā)生電路也可以是一個內(nèi)置在集成電路之中的振蕩器。在采用振蕩器作為連續(xù)脈沖發(fā)生電路的情況下，供電電路可通過對傳統(tǒng)同步IC存儲器進(jìn)行更小的修改而得到實現(xiàn)。
通過以下的文字說明和附加的權(quán)利要求并參考附圖，本發(fā)明的上述及其它目的、特征和優(yōu)點將變得更加清晰易懂。附圖中，類似的部分或單元由相同的參考符號來表示。


圖1是采用本發(fā)明的一種供電電路的電路圖；圖2的電路圖是對圖1所示供電電路的修改；圖3的電路圖顯示了傳統(tǒng)供電電路的結(jié)構(gòu)；圖4的波形圖顯示了圖3所示供電電路的單脈沖發(fā)生電路的操作情況。
參考圖1，其中顯示了一種采用本發(fā)明所述內(nèi)容的供電電路。該供電電路被內(nèi)置在一個同步IC存儲器(未示出)中，它包括環(huán)形計數(shù)器10，輸出控制電路52，以及脈沖信號中斷電路12。環(huán)形計數(shù)器10可在電源電壓Vdd被提供給同步IC存儲器之后連續(xù)輸出一個脈沖信號P。輸出控制電路52可在當(dāng)環(huán)形計數(shù)器10產(chǎn)生的脈沖信號P被輸入給輸出控制電路52時，將該同步IC存儲器的一個輸出端DQ控制為高阻抗?fàn)顟B(tài)。脈沖信號中斷電路12則可在當(dāng)一個時鐘信號CLK被輸入其中時，中斷向輸出控制電路52輸入的脈沖信號P。
該供電電路還包括有一個模式識別電路54。
脈沖信號中斷電路12包括反相器121、122和123，NAND邏輯門124，電阻125以及場效應(yīng)晶體管(FET)126。時鐘信號CLK被輸入給反相器121，并且NAND邏輯門124的一對輸入端中的一個與反相器121的輸出端相連。反相器122的輸入端與NAND邏輯門124的輸出端相連，且其輸出端與NAND邏輯門124的另一輸入端相連。電阻125的一端與反相器122的輸入端和NAND邏輯門124的輸出端的連接點A相連，其另一端接地。FET 126的柵極與接點A相連，其漏極與環(huán)形計數(shù)器10用于輸出脈沖信號P的輸出端相連。FET 126的源極還與輸出控制電路52用于輸入脈沖信號P的輸入端相連。
輸出控制電路52包括5個反相器521、523a、523b、524a和524b，一對NAND邏輯門522a和522b，以及一對n溝道FET 525a和525b。脈沖信號P被輸入給反相器521，NAND邏輯門522a一對輸入端中的一個與反相器521的輸出端相連，其輸出端與模式識別電路54的一個輸出端Qa相連。反相器523a的輸入端與模式識別電路54的輸出端Qa相連，其輸出端則與NAND邏輯門522a的另一個輸入端相連。反相器524a的輸入端與模式識別電路54的輸出端Qa相連。FET 525a的柵極與反相器524a的輸出端相連，其源極與輸出端DQ相連，電源電壓Vdd被加在FET 525a的漏極上。
NAND邏輯門522b一對輸入端中的一個與反相器521輸出端相連，其輸出端與模式識別電路54的另一輸出端Qb相連。反相器523b的輸入端與模式識別電路54的輸出端Qb相連，其輸出端與NAND邏輯門522b的另一輸入端相連。反相器524b的輸入端與模式識別電路54的輸出端Qb相連。FET 525b的柵極與反相器524b的輸出端相連，其漏極與輸出端DQ相連且其源極接地。
以下將對根據(jù)本發(fā)明實施例所述的供電電路的操作進(jìn)行說明。
即使如果同步IC存儲器的電源開關(guān)(未示出)被首先打開，時鐘信號CLK也不會被立刻輸出。在這種情況下，由于脈沖信號中斷電路12的反相器121的輸入端和接點A都具有“L”電平，所以反相器121和122的輸出端都輸出“H”電平。因此，由于NAND邏輯門124的兩個輸入端都具有“H”電平，所以NAND邏輯門124的輸出端將為“L”電平。其結(jié)果使得反相器123的輸出端為“H”電平，且FET 126處于導(dǎo)通狀態(tài)。
同時，在電源開關(guān)被打開后，環(huán)形計數(shù)器10將連續(xù)產(chǎn)生一脈沖信號P。在這種情況下，由于脈沖信號中斷電路12的FET 126如上所述處于導(dǎo)通狀態(tài)，所以脈沖信號P被從環(huán)形計數(shù)器10傳送給輸出控制電路52。當(dāng)脈沖信號P處于“H”電平時，輸出控制電路52的反相器521的輸出端將變?yōu)椤癓”電平。結(jié)果是，由于NAND邏輯門522a和522b各輸入端之一上的輸入信號為“L”電平，所以無論它們另一輸入端上的輸入信號是“H”電平還是“L”電平，NAND邏輯門522a和522b的輸出端都為“H”電平。因此，模式識別電路54的輸出端Qa和Qb也都為“H”電平。其結(jié)果使得FET 525a和525b都處于截止?fàn)顟B(tài)。進(jìn)而也使輸出端DQ呈高阻抗?fàn)顟B(tài)。
之后，當(dāng)脈沖信號P變?yōu)椤癓”電平時，NAND邏輯門522a和522b各自的兩個輸入信號之一將變?yōu)椤癏”電平。但是，由于NAND邏輯門522a和522b另一輸入端的輸入是“L”電平，所以NAND邏輯門522a和522b的輸出端繼續(xù)輸出“H”電平。其結(jié)果使得輸出端DQ仍保持高阻抗?fàn)顟B(tài)。
在這種情況下，即使如果脈沖信號P在開始時因電源電壓Vdd的上升情況而不能被正常輸出，由于脈沖信號P是從環(huán)形計數(shù)器10連續(xù)輸出的，所以輸出控制電路52能很快地將輸出端DQ控制成為高阻抗?fàn)顟B(tài)。
然后，當(dāng)同步IC存儲器輸出一個時鐘信號CLK時，即，當(dāng)時鐘信號CLK變?yōu)椤癏”電平時，脈沖信號中斷電路12的反相器121的輸出端將變?yōu)椤癓”電平。結(jié)果，由于NAND邏輯門124兩個輸入端之一上的輸入為“L”電平，那么無論其另一個輸入端上的輸入是“H”電平還是“L”電平，NAND邏輯門124的輸出端都將輸出“H”電平。當(dāng)NAND邏輯門124的輸出端，即，接點A變?yōu)椤癏”電平時，反相器123的輸出端將變?yōu)椤癓”電平，由此，F(xiàn)ET 126被截止。其結(jié)果使得向輸出控制電路52輸入的脈沖信號P被中斷。
接下來，當(dāng)時鐘信號CLK變回“L”電平時，脈沖信號中斷電路12的反相器121的輸出端將變?yōu)椤癏”電平。但是，由于NAND邏輯門124另一輸入端上的輸入為“L”電平，所以NAND邏輯門124將繼續(xù)輸出“H”電平。因此，F(xiàn)ET 126仍保持為截止?fàn)顟B(tài)。所以，在同步IC存儲器開始操作之后，輸出端DQ的高阻抗?fàn)顟B(tài)將被取消。
圖2是對圖1所示上述供電電路的修改。參考圖2，經(jīng)修改后的供電電路與圖1所示供電電路的不同之處在于，它含有一個振蕩器14用以代替環(huán)形計數(shù)器10，而且時鐘信號CLK被輸入至模式識別電路。一般來說，同步IC存儲器都含有一個內(nèi)置振蕩器，該振蕩器可在當(dāng)電源電壓開始被提供給IC存儲器時開始其操作。因此，可以采用其中含有經(jīng)修改的供電電路的同步IC存儲器之中的內(nèi)置振蕩器來作為振蕩器14。在利用同步IC存儲器的振蕩器14的情況下，只需對圖3所示的傳統(tǒng)供電電路做很小的修改，就可獲得改進(jìn)的供電電路。
盡管對本發(fā)明優(yōu)選實施例所做的說明是以特定形式而進(jìn)行的，但這種說明僅起到說明性的目的。應(yīng)該明白，在不脫離以下權(quán)利要求的精神或范圍的情況下，可以對本發(fā)明進(jìn)行各種修改和變換。
權(quán)利要求
1.一種內(nèi)置在集成電路中的供電電路，其特征在于包括連續(xù)脈沖發(fā)生電路，在電源電壓開始被提供給所述集成電路之后，連續(xù)地產(chǎn)生一個脈沖信號；輸出控制電路，在所述連續(xù)脈沖發(fā)生電路產(chǎn)生的脈沖信號被輸入其中時，將所述集成電路的一端控制為高阻抗?fàn)顟B(tài)；以及脈沖信號中斷電路，在一時鐘信號輸入其中之后，中斷向所述輸出控制電路輸入的脈沖信號。
2.如權(quán)利要求1所述的供電電路，其特征在于所述連續(xù)脈沖發(fā)生電路是一個環(huán)形計數(shù)器。
3.如權(quán)利要求1所述的供電電路，其特征在于所述連續(xù)脈沖發(fā)生電路是一個內(nèi)置在所述集成電路中的振蕩器。
4.如權(quán)利要求1所述的供電電路，其特征在于所述集成電路是一個同步集成電路存儲器。
5.如權(quán)利要求1所述的供電電路，其特征在于所述脈沖信號中斷電路包括用于接收時鐘信號的第一反相器；NAND邏輯門，其一對輸入端中之一與所述第一反相器的輸出端相連；第二反相器，其輸入端與所述NAND電路的輸出端相連，其輸出端與所述NAND邏輯門的另一輸入端相連；電阻，其一端與所述第二反相器和所述NAND電路的輸出端之間的接點相連，其另一端接地；以及場效應(yīng)晶體管，其柵極與所述接點相連，其漏極與所述連續(xù)脈沖發(fā)生電路用于輸出脈沖信號的輸出端相連，其源極與所述脈沖信號中斷電路用于輸入脈沖信號的輸入端相連。
6.如權(quán)利要求1所述的供電電路，其特征在于所述集成電路的端口是一個輸入端或一個輸出端。
7.如權(quán)利要求1所述的供電電路，其特征在于所述集成電路的端口是一個輸入/輸出端。
全文摘要
本發(fā)明提供一種供電電路,可確保IC的一端在該IC上電后至開始操作之前處于高阻抗?fàn)顟B(tài)。該供電電路內(nèi)置于一個同步IC存儲器之中,它包括:環(huán)形計數(shù)器,輸出控制電路,以及脈沖信號中斷電路。環(huán)形計數(shù)器在同步IC存儲器上電后連續(xù)產(chǎn)生一個脈沖信號。輸出控制電路在該脈沖信號輸入至輸出控制電路時,將同步IC存儲器的輸出端控制為高阻抗?fàn)顟B(tài)。脈沖信號中斷電路在輸入了時鐘信號CLK之后,中斷向輸出控制電路輸入的脈沖信號。
文檔編號G11C11/409GK1255691SQ9912524
公開日2000年6月7日 申請日期1999年11月30日 優(yōu)先權(quán)日1998年11月30日
發(fā)明者原浩司 申請人:日本電氣株式會社