雙胞胎存儲單元的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種靜態(tài)隨機存儲器(Static RandomAccess Memory, SRAM)單元。
【背景技術(shù)】
[0002]存儲器作為芯片的重要組成部分，通常占有芯片的大部分面積，主導(dǎo)著芯片的主要性能和功耗，尤其是隨著工藝技術(shù)的進步，其所占的比例越來越大。雖然先進的工藝技術(shù)給存儲器帶來了密度和性能的提升，但同時也導(dǎo)致了更大的功耗消耗，尤其是靜態(tài)功耗。因此，降低功耗成為存儲器設(shè)計的首要問題。特別是對于那些靠電池進行工作的電子產(chǎn)品，如醫(yī)療器件，無線傳感器，手機，手提電腦等便攜式器件，它們對功耗消耗有著嚴格的約束，更為迫切需要低功耗的存儲器。
[0003]降低電源電壓是減少功耗消耗最直接且最有效的方法，因為動態(tài)功耗與電源電壓VDD的平方成正比，而漏電流功耗則與VDD成指數(shù)關(guān)系。傳統(tǒng)的6管(6 Transistors, 6T)SRAM，由于其存儲單元內(nèi)部讀、寫約束的存在，使得它很難在低于0.7伏的電壓下工作。因此，設(shè)計都們采用各種讀、寫輔助電路來提高6TSRAM的最小工作電壓(Vmin)。例如，作者 H.Pilo 于 2006 年在會議“Symposium on VLSI Technology” 中發(fā)表“An SRAM designin 65-nm and 45-nm technology nodes featuring read and write—assist circuitsto expand operating voltage”，提出了一種虛擬單元地的方法來降低SRAM的最小操作電壓。作者 Y.H.Chen 于 2008 年在會議“Symposium on VLSI Technology” 中發(fā)表“A0.6-V 45-nm adaptive dual-rail SRAM compiler circuit design for lower VDDminVLSIs”，提出了一種自適應(yīng)的雙軌電壓策略，使得6TSRAM的最小工作電壓降至0.6V。作者0.Hirabayashi 于 2009 年在‘‘IEEE Internat1nal Solid-State Circuits Conference(ISSCC)，，會議上發(fā)表 “process-variat1n-tolerant dual-power-supply SRAM with0.179~mm2 cell in 40_nm CMOS using level-programmable wordline driver，，，提出了一種自舉或自降字線電壓策略，使得6TSRAM更易適合低壓下工作。作者S.Mukhopadhyay于2011 年在雜志“Transact1n on VLSI，，中發(fā)表“SRAM write-ability improvement withtransient negative bitline voltage”，提出了一種負位線電壓輔助方法，有效的改善了6TSRAM的最小工作電壓。但是，無論采用何種讀、寫輔助電路都無法將6TSRAM的最小工作電壓降至亞閾值電壓下。尤其在更為先進的工藝中，工藝偏差和器件參數(shù)的不匹配更為嚴重，這使得6T SRAM的最小工作電壓進一步降級。
[0004]所以，設(shè)計者們更為偏向采用先進的存儲單元結(jié)構(gòu)來進行低功耗的SRAM設(shè)計。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種能夠在亞閾值電壓下工作的雙胞胎存儲單元。
[0006]本發(fā)明提供的雙胞胎存儲單元，包括:
一對結(jié)構(gòu)完全相同的非對稱6管存儲單元。第一個非對稱6管存儲單元由一對反相器和兩個傳輸NMOS管組成。其中，反相器I與反相器2首尾相連，構(gòu)成第一對存儲核心，而反相器I的輸入與輸出則作為第一對存儲核心的兩個存儲結(jié)點(即存儲結(jié)點I與存儲結(jié)點2) ο并且反相器I的電源、地分別與全局電源和全局地相連，而反相器2的電源、地則分別與全局電源和虛擬地結(jié)點相連。第一個傳輸管的源極與存儲結(jié)點I相連，漏極與位線BL相連，而柵極則與第一條字線WLO相連。第二個傳輸管的源極與存儲結(jié)點2相連，漏極與互補位線BLB相連，而柵極則與第一條寫字線WffLO相連。第二個非對稱6管存儲單元同樣也由一對反相器和兩個傳輸NMOS管組成。其中，反相器3與反相器4首尾相連，構(gòu)成第二對存儲核心，而反相器3的輸入與輸出則作為第二對存儲核心的兩個存儲結(jié)點(即存儲結(jié)點3與存儲結(jié)點4)。并且反相器3的電源、地分別與全局電源和全局地相連，而反相器4的電源、地則分別與全局電源和虛擬地結(jié)點相連。第三個傳輸管的源極與存儲結(jié)點3相連，漏極與位線BL相連，而柵極則與第二條字線WLl相連。第四個傳輸管的源極與存儲結(jié)點4相連，漏極與互補位線BLB相連，而柵極則與第二條寫字線WffLl相連。
[0007]一個共享的讀NMOS管。其中，讀晶體管的漏極與虛擬地結(jié)點相連，源極與全局地相連，而柵極則與共享讀字線RWL相連。
[0008]本發(fā)明中，存儲單元有2對存儲結(jié)點，每個非對稱的6管存儲單元都有各自的全局字線WL和寫字線WWL，并且它們共享一對互補的位線BL和BLB，一個讀NMOS管及一條讀字線；當存儲單元進行讀、寫操作時，只有一對存儲結(jié)點的數(shù)據(jù)被讀、寫。
[0009]本發(fā)明中，當存儲單元處于保持狀態(tài)時，所有的全局字線WL與寫字線WffL處于低電平，而共享讀字線RWL、位線BL和BLB則處于高電平。
[0010]本發(fā)明中，當存儲單元進行寫操作時，其中一個非對稱的6管存儲單元的字線WL與寫字線WffL跳變?yōu)楦唠娖?，讀字線RWL則保持為高電平，數(shù)據(jù)從位線BL和BLB寫入這對存儲結(jié)點。
[0011]本發(fā)明中，當存儲單元進行讀操作時，其中一個非對稱的6管存儲單元的字線WL跳變?yōu)楦唠娖?，寫字線WWL保持為低電平，而讀字線RWL則跳變?yōu)榈碗娖?，?shù)據(jù)通過第一傳輸管和第一反相器，或第三傳輸管和第三反相器，將數(shù)據(jù)讀取到位線BL上。
[0012]本發(fā)明具有較高的讀、寫穩(wěn)定性，擁有很小的面積，并且能在亞閾值電壓下工作。
【附圖說明】
[0013]圖1是本發(fā)明的電路結(jié)構(gòu)示意圖。
[0014]圖2是本發(fā)明讀“O”電路操作示意圖。
[0015]圖3是本發(fā)明讀“I”電路操作示意圖。
[0016]圖4是本發(fā)明版圖結(jié)構(gòu)示意圖。
[0017]圖5是本發(fā)明陣列版圖結(jié)構(gòu)示意圖。
【具體實施方式】
[0018]本發(fā)明描述了一種能夠在亞閾值電壓下工作的雙胞胎存儲單元，以下闡述本發(fā)明的設(shè)計思想及實例。
[0019]圖1所示為本發(fā)明實現(xiàn)的雙胞胎存儲單元電路結(jié)構(gòu)。它總共由三部分組成，兩個結(jié)構(gòu)相同的非對稱6管存儲單元210、220，和一個讀輔助管230。其中第一個非對稱6管存儲單元210由一對反相器240、250，及兩個傳輸NMOS管216和217組成。其中，反相器240與反相器250首尾相連，構(gòu)成第一對存儲核心，結(jié)點211A與211B為存儲單元的第一對存儲結(jié)點。并且反相器240的電源、地分別與全局電源和全局地相連，而反相器250的電源、地則分別與全局電源和虛擬地結(jié)點231相連。傳輸管216的源極與存儲結(jié)點211A相連，漏極與位線BL相連，而柵極則與第一條字線WLO相連。傳輸管217的源極與存儲結(jié)點21IB相連，漏極與互補位線BLB相連，而柵極則與第一條寫字線WffLO相連。第二個非對稱6管存儲單元220同樣也由一對反相器260、270，和兩個傳輸NMOS管226、227組成。其中，反相器260與反相器270首尾相連，構(gòu)成第二對存儲核心，而結(jié)點221A、221B為存儲單元的第二對存儲結(jié)點。并且反相器260的電源、地分別與全局電源和全局地相連，而反相器270的電源、地則分別與全局電源和虛擬地結(jié)點231相連。傳輸管226的源極與存儲結(jié)點221A相連，漏極與位線BL相連，而柵極則與第二條字線WLl相連。傳輸管227的源極與存儲結(jié)點221B相連，漏極與互補位線BLB相連，而柵極