非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù)速度的校準(zhǔn)電路和校準(zhǔn)方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體集成電路設(shè)計(jì)及測(cè)試領(lǐng)域，特別是涉及一種校準(zhǔn)非揮發(fā)性存儲(chǔ) 器（NVM)讀數(shù)據(jù)速度的電路，本發(fā)明還涉及一種非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù)速度的校準(zhǔn)方法。
【背景技術(shù)】
[0002] 現(xiàn)有如下校準(zhǔn)（trimming)NVM讀速度的方法：
[0003] 使用內(nèi)建自測(cè)電路（BIST)讀數(shù)據(jù)命令，調(diào)節(jié)測(cè)試時(shí)鐘頻率，將數(shù)據(jù)讀出到測(cè)試 機(jī)，比較并檢查數(shù)據(jù)是否正確。
[0004] 使用BIST棋盤（checkerboard)命令，向非揮發(fā)性存儲(chǔ)器寫入數(shù)據(jù)55H或aaH，設(shè) 置BISTcheckerboard條件并調(diào)節(jié)測(cè)試機(jī)頻率，待比較數(shù)據(jù)完成之后看是否checkerboard 成功。
[0005] 如圖1所示，是現(xiàn)有非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù)測(cè)試方法的信號(hào)圖；這種測(cè)試方法通 過測(cè)試機(jī)時(shí)鐘TCK的上升沿產(chǎn)生讀數(shù)據(jù)時(shí)鐘信號(hào)ACLK，如圖1中虛線（1)和（3)所示，并 在TCK的上升沿采樣讀出數(shù)據(jù)，如圖1中虛線（2)所示。通過調(diào)整TCK的頻率調(diào)整數(shù)據(jù)采 樣的位置，也就是虛線（2)的位置，滿足NVM的地址存取時(shí)間（Taa)的規(guī)格范圍（spec)的 要求。
[0006] 現(xiàn)有測(cè)試方法的缺點(diǎn)是：在圖1中虛線（2)所示的位置讀NVM，觸發(fā)器會(huì)在數(shù)據(jù) Dout變化的時(shí)候采樣Dout的數(shù)據(jù)，造成觸發(fā)器建立（setup)時(shí)間不夠，不可避免會(huì)產(chǎn)生亞 穩(wěn)態(tài)現(xiàn)象，可能導(dǎo)致其他數(shù)字電路不能正常的工作。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明所要解決的技術(shù)問題是提供一種校準(zhǔn)非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù)速度的電路， 能避免亞穩(wěn)態(tài)所帶來的問題。為此，本發(fā)明還提供一種非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù)速度的校準(zhǔn) 方法。
[0008] 為解決上述技術(shù)問題，本發(fā)明提供的非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù)速度的校準(zhǔn)電路，包 括：二個(gè)D觸發(fā)器、一個(gè)RS觸發(fā)器和一個(gè)數(shù)據(jù)邏輯處理單元。
[0009] 兩個(gè)所述D觸發(fā)器的時(shí)鐘端都連接讀數(shù)據(jù)時(shí)鐘信號(hào)，兩個(gè)所述D觸發(fā)器中的第一 個(gè)D觸發(fā)器的Q端通過一個(gè)反相器連接到D端，第二個(gè)D觸發(fā)器的D端連接所述數(shù)據(jù)邏輯 處理單元的輸出端、Q端連接到所述RS觸發(fā)器的S端。
[0010] 所述數(shù)據(jù)邏輯處理單元的輸入端通過一切換開關(guān)組連接非揮發(fā)性存儲(chǔ)器并用于 從所述非揮發(fā)性存儲(chǔ)器讀取校準(zhǔn)用的數(shù)據(jù)，通過所述讀數(shù)據(jù)時(shí)鐘信號(hào)改變所述非揮發(fā)性存 儲(chǔ)器的讀取地址，并通過調(diào)整所述讀數(shù)據(jù)時(shí)鐘信號(hào)的周期控制所述非揮發(fā)性存儲(chǔ)器的讀取 速度。
[0011] 所述第一個(gè)D觸發(fā)器的Q端還連接到所述切換開關(guān)組的控制端。
[0012] 所述校準(zhǔn)用的數(shù)據(jù)包括第一數(shù)據(jù)和第二數(shù)據(jù)，所述第一數(shù)據(jù)和所述第二數(shù)據(jù)的各 位互相反相；所述第一個(gè)D觸發(fā)器的Q端在所述讀數(shù)據(jù)時(shí)鐘信號(hào)的上升沿取反并使得所述 切換開關(guān)組產(chǎn)生切換，所述切換開關(guān)組使得所述數(shù)據(jù)邏輯處理單元的輸入端和所述非揮發(fā) 性存儲(chǔ)器的輸出端的連接關(guān)系在兩種狀態(tài)下切換，在第一種狀態(tài)下所述數(shù)據(jù)邏輯處理單元 讀取所述第一數(shù)據(jù)，在第二種狀態(tài)下所述數(shù)據(jù)邏輯處理單元讀取所述第二數(shù)據(jù)；當(dāng)所述讀 數(shù)據(jù)時(shí)鐘信號(hào)頻率小于所述非揮發(fā)性存儲(chǔ)器的最大讀取速度時(shí)，在所述第一種狀態(tài)下和在 所述第二種狀態(tài)下的所述數(shù)據(jù)邏輯處理單元的輸出端保持輸出邏輯1，當(dāng)所述讀數(shù)據(jù)時(shí)鐘 信號(hào)頻率大于所述非揮發(fā)性存儲(chǔ)器的最大讀取速度時(shí)，在所述第一種狀態(tài)下和在所述第二 種狀態(tài)下的所述數(shù)據(jù)邏輯處理單元的輸出端輸出邏輯0 ;
[0013] 所述RS觸發(fā)器的R端連接使能信號(hào)，所述使能信號(hào)為邏輯0時(shí)，所述RS觸發(fā)器的 S端連接電源電壓、Q端輸出初始邏輯0。
[0014] 所述使能信號(hào)為邏輯1時(shí)，所述校準(zhǔn)電路啟動(dòng)，所述數(shù)據(jù)邏輯處理單元依次讀取 所述第一數(shù)據(jù)和所述第二數(shù)據(jù)，在當(dāng)所述讀數(shù)據(jù)時(shí)鐘信號(hào)頻率處于小于所述非揮發(fā)性存儲(chǔ) 器的最大讀取速度的范圍內(nèi)時(shí)，所述RS觸發(fā)器的S端為邏輯1、Q端邏輯值保持為邏輯0 ; 在當(dāng)所述讀數(shù)據(jù)時(shí)鐘信號(hào)頻率處于大于所述非揮發(fā)性存儲(chǔ)器的最大讀取速度的范圍內(nèi)時(shí)， 所述RS觸發(fā)器的S端為邏輯0、Q端置位為邏輯1。
[0015] 進(jìn)一步的改進(jìn)是，所述數(shù)據(jù)邏輯處理單元包括一個(gè)第一與門、多個(gè)第二與門，所述 切換開關(guān)組由多個(gè)第一切換開關(guān)組成。
[0016] 所述第一與門的輸出端作為所述數(shù)據(jù)邏輯處理單元的輸出端，所述第一與門的輸 入端的數(shù)量、所述第二與門的數(shù)量和所述第一切換開關(guān)的數(shù)量相同，各所述第二與門的輸 出端分別連接到所述第一與門的一個(gè)輸入端。
[0017] 各所述第二與門包括兩個(gè)輸入端，第一輸入端取輸入信號(hào)的同相信號(hào)輸入到所述 第二與門、第二輸入端取輸入信號(hào)的反相信號(hào)輸入到所述第二與門。
[0018] 各所述第二與門的兩個(gè)輸入端分別通過一個(gè)所述第一切換開關(guān)和所述非揮發(fā)性 存儲(chǔ)器輸出的兩位數(shù)據(jù)信號(hào)連接、且和各所述第二與門相連的兩位數(shù)字信號(hào)互為反相；各 所述第二與門所對(duì)應(yīng)的所述第一切換開關(guān)在所述第一個(gè)D觸發(fā)器的Q端輸出的切換信號(hào)的 控制下使對(duì)應(yīng)的兩位數(shù)據(jù)信號(hào)和兩個(gè)輸入端的連接關(guān)系切換，通過所述第一切換開關(guān)的切 換使兩位數(shù)字信號(hào)的邏輯值1輸入到對(duì)應(yīng)的所述第二與門的第一輸入端、邏輯值〇輸入到 對(duì)應(yīng)的所述第二與門的第二輸入端。
[0019] 由各所述第二與門的輸入端組合形成所述數(shù)據(jù)邏輯處理單元的輸入端。
[0020] 進(jìn)一步的改進(jìn)是，所述校準(zhǔn)電路還包括一個(gè)數(shù)據(jù)選擇器，所述數(shù)據(jù)選擇器的一個(gè) 輸入端連接所述第二個(gè)D觸發(fā)器的Q端，所述數(shù)據(jù)選擇器的另一個(gè)輸入端連接電源電壓，所 述數(shù)據(jù)選擇器的輸出端連接到所述RS觸發(fā)器的S端，所述使能信號(hào)連接到所述數(shù)據(jù)選擇器 的控制端。
[0021] 進(jìn)一步的改進(jìn)是，通過改變所述讀數(shù)據(jù)時(shí)鐘信號(hào)的頻率來改變所述非揮發(fā)性存儲(chǔ) 器輸出數(shù)據(jù)的采樣時(shí)間，并尋找到所述最大讀取速度實(shí)現(xiàn)所述非揮發(fā)性存儲(chǔ)器的讀數(shù)據(jù)速 度的校準(zhǔn)。
[0022] 為解決上述技術(shù)問題，本發(fā)明提供的非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù)速度的校準(zhǔn)方法，包 括如下步驟：
[0023]步驟一、在所述非揮發(fā)性存儲(chǔ)器中寫入所述第一數(shù)據(jù)和所述第二數(shù)據(jù)。
[0024]步驟二、所述使能信號(hào)設(shè)置為邏輯0使所述RS觸發(fā)器賦初值從而在Q端輸出邏輯 0〇
[0025] 步驟三、所述使能信號(hào)設(shè)置為邏輯1使所述校準(zhǔn)電路開始工作。
[0026] 步驟四、在給定頻率的所述讀數(shù)據(jù)時(shí)鐘信號(hào)的控制下所述校準(zhǔn)電路進(jìn)行校準(zhǔn)工 作：所述數(shù)據(jù)邏輯處理單元的輸入端通過所述切換開關(guān)組連接所述非揮發(fā)性存儲(chǔ)器并從所 述非揮發(fā)性存儲(chǔ)器依次讀取所述第一數(shù)據(jù)和所述第二數(shù)據(jù)，通過所述讀數(shù)據(jù)時(shí)鐘信號(hào)改變 所述非揮發(fā)性存儲(chǔ)器的讀取地址并通過調(diào)整所述讀數(shù)據(jù)時(shí)鐘信號(hào)的周期控制所述非揮發(fā) 性存儲(chǔ)器的讀取速度；所述第一個(gè)D觸發(fā)器的Q端在所述讀數(shù)據(jù)時(shí)鐘信號(hào)的上升沿取反并 使得所述切換開關(guān)組產(chǎn)生切換并使得所述數(shù)據(jù)邏輯處理單元的輸入端和所述非揮發(fā)性存 儲(chǔ)器的輸出端的連接關(guān)系依次在兩種狀態(tài)下切換。
[0027] 步驟五、讀取所述RS觸發(fā)器的Q端的輸出值，當(dāng)所述RS觸發(fā)器的Q端的輸出值保 持為邏輯〇時(shí)，所述非揮發(fā)性存儲(chǔ)器的讀取速度為正常值，當(dāng)所述RS觸發(fā)器的Q端的輸出 值置位為邏輯1時(shí)，所述非揮發(fā)性存儲(chǔ)器的讀取速度為非正常值。
[0028] 步驟六、根據(jù)所讀取的所述RS觸發(fā)器的Q端的輸出值調(diào)整所述讀數(shù)據(jù)時(shí)鐘信號(hào)的 頻率值并返回到步驟三進(jìn)行重新校準(zhǔn)直至尋找到所述讀取速度最大值；調(diào)整所述讀數(shù)據(jù)時(shí) 鐘信號(hào)的頻率值的方法為：當(dāng)所述非揮發(fā)性存儲(chǔ)器的讀取速度為正常值時(shí)，增加所述讀數(shù) 據(jù)時(shí)鐘信號(hào)的頻率；當(dāng)所述非揮發(fā)性存儲(chǔ)器的讀取速度為非正常值時(shí)，減少所述讀數(shù)據(jù)時(shí) 鐘信號(hào)的頻率。
[0029] 本發(fā)明能避免異步電路亞穩(wěn)態(tài)帶來的問題：
[0030] 本發(fā)明第二個(gè)D觸發(fā)器的輸入端即D端可能出現(xiàn)建立時(shí)間（setup)不夠的情況， 但在實(shí)際電路中，單比特的數(shù)據(jù)經(jīng)過第二個(gè)D觸發(fā)器和RS觸發(fā)器兩級(jí)觸發(fā)器之后，亞穩(wěn)態(tài) 及其影響基本可以消除。
[0031] 本發(fā)明電路相對(duì)獨(dú)立，通過使能信號(hào)使能開始工作，可能產(chǎn)生亞穩(wěn)態(tài)的第二個(gè)D 觸發(fā)器的輸出信號(hào)不會(huì)用于其它部分的電路控制，即使亞穩(wěn)態(tài)情況出現(xiàn)，不會(huì)導(dǎo)致其它電 路不能正常工作；待本發(fā)明電路重新使能，本發(fā)明電路能重新工作。
[0032] 本發(fā)明校準(zhǔn)電路面積小，且操作簡(jiǎn)單。
【附圖說明】
[0033] 下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明：
[0034]圖1是現(xiàn)有非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù)測(cè)試方法的信號(hào)圖；
[0035] 圖2是本發(fā)明實(shí)施例校準(zhǔn)電路圖；
[0036] 圖3是本發(fā)明較佳實(shí)施例校準(zhǔn)電路圖；
[0037] 圖4是本發(fā)明實(shí)施例非揮發(fā)性存儲(chǔ)器的地址產(chǎn)生電路圖；
[0038] 圖5是RS觸發(fā)器的示意圖。
【具體實(shí)施方式】
[0039] 如圖2所示，是本發(fā)明實(shí)施例校準(zhǔn)電路圖；本發(fā)明實(shí)施例非揮發(fā)性存儲(chǔ)器讀數(shù)據(jù) 速度的校準(zhǔn)電路包括：二個(gè)D觸發(fā)器1和2、一個(gè)RS觸發(fā)器3和一個(gè)數(shù)據(jù)邏輯處理單元4。
[0040] 兩個(gè)所述D觸發(fā)器1和2的時(shí)鐘端都連接讀數(shù)據(jù)時(shí)鐘信號(hào)ACLK，兩個(gè)所述D觸發(fā) 器中的第一個(gè)D觸發(fā)器1的Q端通過一個(gè)反相器6連接到D端，第二個(gè)D觸發(fā)器2的D端 連接所述數(shù)據(jù)邏輯處理單元4的輸出端、Q端連接到所述RS觸發(fā)器3的S端。較佳選擇為， 所述讀數(shù)據(jù)時(shí)鐘信號(hào)ACLK由BIST或外部其它邏輯電路產(chǎn)生。
[0041] 所述數(shù)據(jù)邏輯處理單元4的輸入端通過一切換開關(guān)組5連接非揮發(fā)性存儲(chǔ)器并 用于從所述非揮發(fā)性存儲(chǔ)器讀取校準(zhǔn)用的數(shù)據(jù)D0UT，通過所述讀數(shù)據(jù)時(shí)鐘信號(hào)ACLK改變 所述非揮發(fā)性存儲(chǔ)器的讀取地址并通過調(diào)整所述讀數(shù)據(jù)時(shí)鐘信號(hào)的周期控制所述非揮發(fā) 性存儲(chǔ)器的讀取速度。如圖4所示，是本發(fā)明實(shí)施例非揮發(fā)性存儲(chǔ)器的地址產(chǎn)生電路圖， 在所述讀數(shù)據(jù)時(shí)