一種用于dram中的高速離線驅(qū)動(dòng)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種用于DRAM中的高速離線驅(qū)動(dòng)器。
【背景技術(shù)】
[0002]如圖1所示，DRAM中每個(gè)O⑶里面包括8個(gè)驅(qū)動(dòng)模塊。其中控制信號(hào)sel〈8:1>分別控制8個(gè)驅(qū)動(dòng)模塊的使能輸出。當(dāng)sel〈x>(其中X為I到8的整數(shù))為高電平時(shí)，驅(qū)動(dòng)模塊X開啟，輸入數(shù)據(jù)data_in通過驅(qū)動(dòng)模塊傳到data_out ；當(dāng)sel〈x>為低電平時(shí)，驅(qū)動(dòng)模塊X關(guān)閉，輸出為高阻態(tài)。所以通過設(shè)置sel〈8:l>可以控制O⑶的輸出阻抗。其中data_in/data_out是高速數(shù)據(jù)信號(hào)，sel<8:1>是靜態(tài)控制信號(hào)。
[0003]如圖2所示，每個(gè)驅(qū)動(dòng)模塊的示意圖，具體工作過程如下:
[0004]當(dāng)控制信號(hào)sel為低電平時(shí)，與非門(NAND)的輸出信號(hào)(bdata_pfet)為高電平，所以P型MOS管(Pout)處于關(guān)閉狀態(tài)。同時(shí)低電平信號(hào)sel通過反相器(INV)后變成高電平信號(hào)(sel_n);高電平信號(hào)(sel_n)通過或非門(NOR)后，變成低電平信號(hào)bdata_nfet，所以η型MOS管(Nout)處于關(guān)閉狀態(tài)，所以當(dāng)sel為低電平時(shí)，驅(qū)動(dòng)模塊輸出為高阻態(tài)。
[0005]當(dāng)控制信號(hào)sel為高電平時(shí)，輸入數(shù)據(jù)data_in通過與非門NAND和或非門NOR后，分別變成數(shù)據(jù)信號(hào)bdata_pfet和數(shù)據(jù)信號(hào)bdata_nfet。數(shù)據(jù)信號(hào)bdata_pfet和數(shù)據(jù)信號(hào)bdata_nfet的極性一致，分別控制p型MOS管Pout和η型MOS管Nout柵極。在高速DRAM中，要保證O⑶的輸出data_out的占空比為50 %，以及data_out上升沿的電壓轉(zhuǎn)換速率(slew-rate)和下降沿的電壓轉(zhuǎn)換速率(slew-rate) —致，必須保證信號(hào)數(shù)據(jù)信號(hào)bdata_Pfet和數(shù)據(jù)信號(hào)bdata_nfet完全匹配。但是傳統(tǒng)的與非門NAND和或非門NOR(如圖3、圖4所示)，沒有辦法保證這種匹配，具體工作過程如下:當(dāng)控制信號(hào)sel等于高電平時(shí)，sel_η等于低電平，data_in通過與非門NAND時(shí)，電流通過I個(gè)p型MOS管(PO)以及2個(gè)串行的η型MOS管(NO和NI) ；data_in通過或非門NOR時(shí)，電流通過2個(gè)串行的p型MOS管(PO及Pl)以及I個(gè)η型MOS管。這種差別導(dǎo)致信號(hào)bdata_pfet和bdata_nfet失配，隨著電壓、溫度以及工藝的變化，這種失配更加明顯。

【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有的離線驅(qū)動(dòng)器無法保證輸出信號(hào)data_out的占空比為50%，以及輸出信號(hào)data_out上升沿的電壓轉(zhuǎn)換速率和下降沿的電壓轉(zhuǎn)換速率一致的技術(shù)問題，本發(fā)明提供一種用于DRAM中的高速離線驅(qū)動(dòng)器。
[0007]本發(fā)明的技術(shù)解決方案:
[0008]一種用于DRAM中的高速離線驅(qū)動(dòng)器，包括反相器(INV)、與非門(NAND)、或非門(NOR)、P型MOS管(Pout)以及η型MOS管(Nout)，其特殊之處在于:所述與非門和或非門的上升沿匹配，所述與非門和或非門的下降沿匹配。
[0009]上述與非門NAND包括P型MOS管PO、ρ型MOS管Pl、ρ型MOS管Ρ2、η型MOS管NO、η型MOS管NI以及η型MOS管Ν2，輸入數(shù)據(jù)data_in分別輸入到p型MOS管PO和η型MOS管NO的柵端，控制信號(hào)seI輸入到p型MOS管P2和η型MOS管NI的柵端，ρ型MOS管Pl的源端接電源，ρ型MOS管Pl的柵端接地，ρ型MOS管Pl的漏端與ρ型MOS管PO的源端蓮接，η型MOS管NO的漏端與η型MOS管NI的源端連接，η型MOS管NI的漏端接地，ρ型MOS管Ρ2的源端接電源，η型MOS管Ν2的柵端和漏端均接地，ρ型MOS管PO的漏端、η型MOS管NO的源端、ρ型MOS管Ρ2的漏端以及η型MOS管Ν2的源端均連接后與ρ型MOS管(Pout)的柵端連接。
[0010]上述或非門包括P型MOS管Ρ3、P型MOS管Ρ4、ρ型MOS管Ρ5、η型MOS管Ν3、η型MOS管Ν4以及η型MOS管Ν5，輸入數(shù)據(jù)data_in分別輸入到ρ型MOS管P3和η型MOS管Ν3的柵端，所述反相器(INV)的輸出端輸出反相控制信號(hào)sel_n，反相控制信號(hào)sel_n輸入到ρ型MOS管P4和η型MOS管Ν5的柵端，ρ型MOS管Ρ4的源端接電源，ρ型MOS管Ρ4的漏端與P型MOS管Ρ3的源端連接，η型MOS管Ν3的漏端與η型MOS管Ν4的源端連接，η型MOS管Ν4的漏端接地，ρ型MOS管Ρ5的源端和柵端均接電源，η型MOS管Ν5的漏端接地，P型MOS管Ρ3的漏端、η型MOS管Ν3的源端、ρ型MOS管Ρ5的漏端以及η型MOS管Ν5的源端均連接后與η型MOS管(Nout)的柵端連接。
[0011]本發(fā)明所具有的優(yōu)點(diǎn):
[0012]采用本發(fā)明的結(jié)構(gòu)，可以保證在DRAM中，數(shù)據(jù)信號(hào)bdata_pfet和數(shù)據(jù)信號(hào)bdata_nfet完全匹配，離線驅(qū)動(dòng)器O⑶的輸出data_out的占空比為50%，以及輸出數(shù)據(jù)data_out上升沿的電壓轉(zhuǎn)換速率(slew-rate)和下降沿的電壓轉(zhuǎn)換速率(slew-rate) 一致。
【附圖說明】
[0013]圖1為用于DRAM中的高速離線驅(qū)動(dòng)器的整體結(jié)構(gòu)示意圖；
[0014]圖2為驅(qū)動(dòng)模塊的原理示意圖；
[0015]圖3為驅(qū)動(dòng)模塊中傳統(tǒng)的與非門結(jié)構(gòu)示意圖；
[0016]圖4為驅(qū)動(dòng)模塊中傳統(tǒng)的或非門結(jié)構(gòu)示意圖；
[0017]圖5為驅(qū)動(dòng)模塊中本發(fā)明的與非門結(jié)構(gòu)示意圖；
[0018]圖6為驅(qū)動(dòng)模塊中本發(fā)明的或非門結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0019]一種用于DRAM中的高速離線驅(qū)動(dòng)器，包括反相器(INV)、與非門
[0020](NAND)、或非門(NOR)、ρ型MOS管(Pout)以及η型MOS管(Nout)。與非門和或非門的上升沿匹配，與非門和或非門的下降沿匹配。
[0021]如圖5所示，與非門NAND包括ρ型MOS管PO、ρ型MOS管Ρ1、ρ型MOS管Ρ2、η型MOS管NO、η型MOS管NI以及η型MOS管Ν2，輸入數(shù)據(jù)data_in分別輸入到ρ型MOS管PO和η型MOS管NO的柵端，控制信號(hào)sel輸入到ρ型MOS管P2和η型MOS管NI的柵端，ρ型MOS管Pl的源端接電源，ρ型MOS管Pl的柵端接地，ρ型MOS管Pl的漏端與ρ型MOS管PO的源端蓮接，η型MOS管NO的漏端與η型MOS管NI的源端連接，η型MOS管NI的漏端接地，ρ型MOS管Ρ2的源端接電源，η型MOS管Ν2的柵端和漏端均接地，ρ型MOS管PO的漏端、η型MOS管NO的源端、ρ型MOS管Ρ2的漏端以及η型MOS管Ν2的源端均連接后與ρ型MOS管(Pout)的柵端連接。
[0022]如圖6所示，或非門包括ρ型MOS管P3、p型MOS管P4、p型MOS管P5、n型MOS管N3、n型MOS管N4以及η型MOS管Ν5，輸入數(shù)據(jù)data_in分別輸入到ρ型MOS管P3和η型MOS管Ν3的柵端，反相器(INV)的輸出端輸出反相控制信號(hào)sel_n，反相控制信號(hào)sel_n輸入到ρ型MOS管P4和η型MOS管Ν5的柵端，ρ型MOS管Ρ4的源端接電源，ρ型MOS管Ρ4的漏端與P型MOS管Ρ3的源端連接，η型MOS管Ν3的漏端與η型MOS管Ν4的源端連接，η型MOS管Ν4的漏端接地，ρ型MOS管Ρ5的源端和柵端均接電源，η型MOS管Ν5的漏端接地，P型MOS管Ρ3的漏端、η型MOS管Ν3的源端、ρ型MOS管Ρ5的漏端以及η型MOS管Ν5的源端均連接后與η型MOS管(Nout)的柵端連接。
[0023]控制過程:
[0024]當(dāng)控制信號(hào)sel為高電平時(shí)，sel_n為低電平，data_in通過NAND時(shí)，電流通過2個(gè)串行ρ型MOS管(PO及Pl)以及2個(gè)串行的η型MOS管(NO和NI) ;data_in通過NOR時(shí)，電流通過2個(gè)串行ρ型MOS管(P3及P4)以及2個(gè)串行的η型MOS管(Ν3和Ν4)。數(shù)據(jù)通過NAND和NOR上的路徑完全一致，信號(hào)bdata_pfet和bdata_nfet可以做到完全匹配。
【主權(quán)項(xiàng)】
1.一種用于DRAM中的高速離線驅(qū)動(dòng)器，包括反相器、與非門、或非門、P型MOS管以及η型MOS管，其特征在于:所述與非門和或非門的上升沿匹配，所述與非門和或非門的下降沿匹配。
2.根據(jù)權(quán)利要求1所述的用于DRAM中的高速離線驅(qū)動(dòng)器，其特征在于:所述與非門包括P型MOS管PO、P型MOS管Ρ1、P型MOS管Ρ2、η型MOS管NO、η型MOS管NI以及η型MOS管Ν2，輸入數(shù)據(jù)data_in分別輸入到p型MOS管PO和η型MOS管NO的柵端，控制信號(hào)seI輸入到P型MOS管Ρ2和η型MOS管NI的柵端，ρ型MOS管Pl的源端接電源，P型MOS管Pl的柵端接地，ρ型MOS管Pl的漏端與ρ型MOS管PO的源端蓮接，η型MOS管NO的漏端與η型MOS管NI的源端連接，η型MOS管NI的漏端接地，ρ型MOS管Ρ2的源端接電源，η型MOS管Ν2的柵端和漏端均接地，ρ型MOS管PO的漏端、η型MOS管NO的源端、ρ型MOS管Ρ2的漏端以及η型MOS管Ν2的源端均連接后與ρ型MOS管的柵端連接。
3.根據(jù)權(quán)利要求1或2所述的用于DRAM中的高速離線驅(qū)動(dòng)器，其特征在于:所述或非門包括ρ型MOS管Ρ3、ρ型MOS管Ρ4、ρ型MOS管Ρ5、η型MOS管Ν3、η型MOS管Ν4以及η型MOS管Ν5，輸入數(shù)據(jù)data_in分別輸入到ρ型MOS管P3和η型MOS管Ν3的柵端，所述反相器(INV)的輸出端輸出反相控制信號(hào)sel_n，反相控制信號(hào)sel_n輸入到ρ型MOS管Ρ4和η型MOS管Ν5的柵端，ρ型MOS管Ρ4的源端接電源，ρ型MOS管Ρ4的漏端與ρ型MOS管Ρ3的源端連接，η型MOS管Ν3的漏端與η型MOS管Ν4的源端連接，η型MOS管Ν4的漏端接地，ρ型MOS管Ρ5的源端和柵端均接電源，η型MOS管Ν5的漏端接地，ρ型MOS管Ρ3的漏端、η型MOS管Ν3的源端、ρ型MOS管Ρ5的漏端以及η型MOS管Ν5的源端均連接后與η型MOS管的柵端連接。
【專利摘要】本發(fā)明涉及一種用于DRAM中的高速離線驅(qū)動(dòng)器，包括反相器、與非門、或非門、p型MOS管以及n型MOS管，所述與非門包括p型MOS管P0、p型MOS管P1、p型MOS管P2、n型MOS管N0、n型MOS管N1以及n型MOS管N2。采用本發(fā)明的結(jié)構(gòu)，可以保證在DRAM中，數(shù)據(jù)信號(hào)bdata_pfet和數(shù)據(jù)信號(hào)bdata_nfet完全匹配，離線驅(qū)動(dòng)器OCD的輸出data_out的占空比為50％，以及輸出數(shù)據(jù)data_out上升沿的電壓轉(zhuǎn)換速率(slew-rate)和下降沿的電壓轉(zhuǎn)換速率(slew-rate)一致。
【IPC分類】G11C11-4063
【公開號(hào)】CN104681080
【申請(qǐng)?zhí)枴緾N201410798512
【發(fā)明人】劉海飛
【申請(qǐng)人】西安華芯半導(dǎo)體有限公司
【公開日】2015年6月3日
【申請(qǐng)日】2014年12月18日