Sram中的存儲(chǔ)單元的檢測(cè)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種SRAM中的存儲(chǔ)單元的檢測(cè)方法。
【背景技術(shù)】
[0002]隨著集成電路集成度的提高以及電源電壓的降低，構(gòu)成集成電路的半導(dǎo)體器件的幾何尺寸不斷縮減，這就要求不斷改進(jìn)芯片的制造工藝。制造工藝的改進(jìn)對(duì)單個(gè)半導(dǎo)體器件的性能影響很大，為評(píng)估半導(dǎo)體器件的性能，通常需要對(duì)半導(dǎo)體器件的可靠性進(jìn)行測(cè)試。
[0003]靜態(tài)隨機(jī)存儲(chǔ)器(SRAM, Static Random Access Memory)中存在大量由兩反相器構(gòu)成的存儲(chǔ)單元，每個(gè)反相器包括一對(duì)上拉PMOS管與下拉NMOS管，若兩反相器不匹配，則會(huì)造成兩反相器的存儲(chǔ)節(jié)點(diǎn)數(shù)據(jù)誤翻轉(zhuǎn)。造成上述不匹配的一種重要因素是兩反相器中的MOS管閾值電壓不匹配。因而，MOS管閾值電壓是否匹配是影響存儲(chǔ)器可靠性的一項(xiàng)重要指標(biāo)?，F(xiàn)有技術(shù)中是對(duì)存儲(chǔ)單元中每一個(gè)MOS管進(jìn)行晶圓可接受性測(cè)試(WAT，WaferAcceptance Test)，通過獲得每一 MOS管閾值電壓進(jìn)而得到存儲(chǔ)單元的MOS管閾值電壓是否匹配。
[0004]晶圓可接受性測(cè)試的基本原理是測(cè)試位于晶圓切割道(Scribe line)上的測(cè)試鍵(test key)獲得單個(gè)半導(dǎo)體器件的性能參數(shù)。參考圖1所示的晶圓結(jié)構(gòu)示意圖，晶圓11被切割道12劃分為多個(gè)晶片(chip) 13。在制作所述晶片13時(shí)，在所述切割道12上面會(huì)制作單個(gè)半導(dǎo)體元件，位于所述切割道12上面的元件即被稱為測(cè)試鍵。參考圖2，所述切割道12上具有測(cè)試鍵M20和測(cè)試鍵M21，通過測(cè)試所述測(cè)試鍵M20和測(cè)試鍵M21，可以獲得所述切割道12周圍的晶片中的MOS管特性。
[0005]檢測(cè)SRAM存儲(chǔ)單元中的PMOS管閾值電壓時(shí)，對(duì)所述測(cè)試鍵M20的漏極、源極和襯底連接的焊盤施加相應(yīng)的直流電壓，對(duì)所述測(cè)試鍵M20的柵極連接的焊盤施加掃描電壓，并在施加所述掃描電壓期間測(cè)量所述測(cè)試鍵M20的漏極電流，得到所述測(cè)試鍵M20的漏極電流隨所述測(cè)試鍵M20的柵源電壓(即柵極和源極之間的電壓差)變化的特性曲線，根據(jù)所述特性曲線再計(jì)算所述測(cè)試鍵M20的閾值電壓。
[0006]所述測(cè)試鍵M20的閾值電壓即代表了 SRAM存儲(chǔ)單元中的PMOS管閾值電壓。測(cè)試SRAM存儲(chǔ)單元中的NMOS管閾值電壓的方法與測(cè)試PMOS管的方法類似，即測(cè)試所述測(cè)試鍵M21的閾值電壓，具體操作在此不再贅述。
[0007]之后，比較兩反相器中的每一 MOS管閾值電壓，以確定兩反相器是否匹配。
[0008]上述檢測(cè)SRAM存儲(chǔ)單元的方法是對(duì)每一個(gè)MOS管進(jìn)行掃描，而存儲(chǔ)器中存在大量的MOS管，通過晶圓可接受性測(cè)試獲得存儲(chǔ)器中的MOS管閾值電壓時(shí)，每個(gè)測(cè)試鍵需要連接四個(gè)焊盤，即測(cè)試鍵的柵極、漏極、源極和襯底各連接一個(gè)焊盤，這造成通過利用晶圓可接受性測(cè)試得到存儲(chǔ)器中的大量MOS管閾值電壓進(jìn)而得到存儲(chǔ)單元的兩反相器是否匹配成本較高，且耗時(shí)，有時(shí)結(jié)果還不精準(zhǔn)。
[0009]有鑒于此，本發(fā)明提供一種SRAM中的存儲(chǔ)單元的檢測(cè)方法對(duì)上述問題加以解決。

【發(fā)明內(nèi)容】

[0010]本發(fā)明解決的是通過晶圓可接受性測(cè)試檢測(cè)SRAM中的存儲(chǔ)單元成本較高、耗時(shí)且不精準(zhǔn)的問題。
[0011]為解決上述問題，本發(fā)明提供一種SRAM中的存儲(chǔ)單元的檢測(cè)方法，所述SRAM包括多個(gè)呈陣列排布的存儲(chǔ)單元，所述存儲(chǔ)單元至少包括第一反相器與第二反相器，所述第一反相器包括第一上拉PMOS管和第一下拉NMOS管，所述第二反相器包括第二上拉PMOS管和第二下拉NMOS管，所述第一反相器的輸入端與輸出端相連且與所述第二反相器的輸入端相連，所述檢測(cè)方法包括:
[0012]開啟電源電壓，測(cè)試第一反相器的輸出端與第二反相器的輸出端的差值，若所述差值為0，則第一反相器的第一上拉PMOS管和第一下拉NMOS管的閾值電壓與第二反相器的第二上拉PMOS管和第二下拉NMOS管的閾值電壓匹配，若所述差值不為0，則第一反相器的第一上拉PMOS管和第一下拉NMOS管的閾值電壓與第二反相器的第二上拉PMOS管和第二下拉NMOS管的閾值電壓不匹配。
[0013]可選地，所述存儲(chǔ)單元還包括:第一傳輸NMOS管、第二傳輸NMOS管，所述檢測(cè)方法包括:開啟第一傳輸NMOS管與第二傳輸NMOS管，通過第一傳輸NMOS管與第二傳輸NMOS管測(cè)試第一反相器的輸出端與第二反相器的輸出端的差值。
[0014]可選地，所述檢測(cè)方法還包括:開啟電源電壓，分別測(cè)試第一反相器的輸出端與第二反相器的輸出端的輸出值。
[0015]可選地，若第一反相器的輸出值不為標(biāo)準(zhǔn)值，則第一反相器的第一上拉PMOS管或第一下拉NMOS管的閾值電壓出現(xiàn)漂移，所述標(biāo)準(zhǔn)值為第一反相器的第一上拉PMOS管和第一下拉NMOS管的閾值電壓與第二反相器的第二上拉PMOS管和第二下拉NMOS管的閾值電壓匹配時(shí)，第一反相器的輸出端與第二反相器的輸出端均輸出的輸出值。
[0016]可選地，所述檢測(cè)方法還包括:分別測(cè)量第一上拉PMOS管和第一下拉NMOS管的閾值電壓。
[0017]可選地,若第一反相器的輸出端與第二反相器的輸出端的差值為正，則第一上拉PMOS管或第一下拉NMOS管的閾值電壓偏大；若第一反相器的輸出端與第二反相器的輸出端的差值為負(fù)，則第一上拉PMOS管或第一下拉NMOS管的閾值電壓偏小。
[0018]可選地，若第二反相器的輸出值不為標(biāo)準(zhǔn)值，則第二反相器的第二上拉PMOS管或第二下拉NMOS管的閾值電壓出現(xiàn)漂移，所述標(biāo)準(zhǔn)值為第一反相器的第一上拉PMOS管和第一下拉NMOS管的閾值電壓與第二反相器的第二上拉PMOS管和第二下拉NMOS管的閾值電壓匹配時(shí)，第一反相器的輸出端與第二反相器的輸出端均輸出的輸出值。
[0019]可選地，所述檢測(cè)方法還包括:分別測(cè)量第二上拉PMOS管和第二下拉NMOS管的閾值電壓。
[0020]可選地,若第一反相器的輸出端與第二反相器的輸出端的差值為正，則第二上拉PMOS管或第二下拉NMOS管的閾值電壓偏??；若第一反相器的輸出端與第二反相器的輸出端的差值為負(fù)，則第二上拉PMOS管或第二下拉NMOS管的閾值電壓偏大。
[0021]可選地，所述第一反相器的輸入端與輸出端相連且與所述第二反相器的輸入端相連的實(shí)現(xiàn)方法為:在連接所述第一上拉PMOS管的柵極與第二上拉PMOS管的源極之間的導(dǎo)電插塞處形成覆蓋該導(dǎo)電插塞的通孔；形成連接所述第一上拉PMOS管的柵極與源極的導(dǎo)電插塞。
[0022]可選地，檢測(cè)完成后:在所述通孔內(nèi)填入導(dǎo)電材質(zhì)；在連接所述第一上拉PMOS管的柵極與源極之間的導(dǎo)電插塞處形成覆蓋該導(dǎo)電插塞的通孔，并在所述通孔內(nèi)填入絕緣材質(zhì)。
[0023]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):1)通過將存儲(chǔ)單元中的第一反相器的輸入端與輸出端相連且與所述第二反相器的輸入端相連，利用該第一反相器的輸入與輸出相等，第二反相器的輸入與輸出符合反相器的特性曲線，若兩反相器匹配，在第一反相器的輸入與第二反相器的輸入相等的情況下，第一反相器的輸出與第二反相器的輸出也一定相等；進(jìn)而可以得出在第一反相器的輸入與第二反相器的輸入相等的情況下，第一反相器的輸出與第二反相器的輸出若不相等，則兩反相器不匹配，一定有至少一晶體管的閾值電壓出現(xiàn)漂移。上述通過以存儲(chǔ)單元為檢測(cè)單元的方式，避免了對(duì)該存儲(chǔ)單元中的每個(gè)MOS管進(jìn)行單獨(dú)檢測(cè)，減少了整個(gè)SRAM的檢測(cè)量，提高了效率，成本較低且結(jié)果準(zhǔn)確。
[0024]2)可選方案中，對(duì)于由4TM0S管組成的存儲(chǔ)單元(第一上拉PMOS管、第一下拉NMOS管、第二上拉PMOS管和第二下拉NMOS管)，第一上拉PMOS管的源極與第一下拉NMOS管的漏極連接端作為第一反相器的輸出端，第二上拉PMOS管的源極與第二下拉NMOS管的