電路Bufferl的延遲時間使得clkl'由 低電平跳變?yōu)楦唠娖剑谝粫r鐘信號clkl也由低電平跳變?yōu)楦唠娖?，控制第一D觸發(fā)器存 儲高位數(shù)據(jù)；然后電路開始進行低位數(shù)據(jù)的比較，只有等低位數(shù)據(jù)的比較結(jié)果Vout輸出穩(wěn) 定后，第二延時電路Buffer2的延遲作用使得clk2'由低電平跳變?yōu)楦唠娖剑诙r鐘信號 clk2也由高電平跳變?yōu)楦唠娖?，控制第一D觸發(fā)器存儲低位數(shù)據(jù)，這樣，圖6所示的電路就 可以完成降低時鐘輸入端口數(shù)量的功能。
[0034] 本發(fā)明的所有電路都經(jīng)過Cadence軟件的仿真驗證，采用Global Foundries 0. 18um的工藝進行設(shè)計，以一組典型的STT-RAM參數(shù)指標為例，采用60 y A的讀取電流對所 設(shè)計的電路進行驗證，四種狀態(tài)的阻值和讀取的電壓值如表1所示。
【主權(quán)項】
1. 一種基于兩級放大器的STT-RAM讀取電路，其特征在于：包括一開環(huán)放大器及與該 開環(huán)放大器連接的并行磁隧道結(jié)、控制邏輯電路和第一反相器，所述第一反相器還連接有 第一D觸發(fā)器和第二D觸發(fā)器，所述第一D觸發(fā)器和第二D觸發(fā)器的時鐘控制輸入端分別連 接至第一時鐘輸出模塊的第一時鐘信號輸出端和第二時鐘信號輸出端；所述開環(huán)放大器第 一MOS管的源極、第二MOS管的源極、第六MOS管的源極和第八MOS管的源極均連接至VDD 端，所述第一MOS管的柵極與第二MOS管的柵極連接，所述第六MOS管的柵極與第一MOS管 的漏極相連接至第三MOS管的漏極，所述第八MOS管的柵極與第二MOS管的漏極相連接至 第四MOS管的漏極，所述第三MOS管的源極與第四MOS管的源極相連接至第五MOS管的漏 極，所述第五MOS管的源極連接至地，所述第六MOS管的漏極連接第七MOS管的漏極，所述 第七MOS管的源極接GND，所述第八MOS管的漏極與第九MOS管的漏極相連接至第一反相 器的輸入端，所述第九MOS管的源極接地，所述第七MOS管的柵極與第七MOS管的漏極及第 九MOS管的柵極連接，所述第三MOS管的柵極和第一MOS管的源極分別連接至并行磁隧道 結(jié)的兩端，所述第四MOS管的柵極連接至控制邏輯電路，所述第一D觸發(fā)器和第二D觸發(fā)器 的反相輸出端分別輸出并行磁隧道結(jié)中存儲的高位數(shù)據(jù)和低位數(shù)據(jù)，所述控制邏輯電路還 連接有一用于提供參考電壓的外部電壓輸出電路；還包括一第十MOS管，所述第三MOS管的 柵極與并行磁隧道結(jié)的連接點連接至第十MOS管的漏極，所述第十MOS管的源極接地，所述 第十MOS管的柵極連接第二時鐘輸出模塊的第三時鐘信號輸出端。
2. 根據(jù)權(quán)利要求1所述的基于兩級放大器的STT-RAM讀取電路，其特征在于：所述控 制邏輯電路包括由第一D觸發(fā)器反相輸出信號和第一時鐘信號輸出端輸出的第一時鐘信 號控制的雙向開關(guān)電路，所述雙向開關(guān)電路包括相互連接的第一雙向開關(guān)和第二雙向開 關(guān)，所述雙向開關(guān)電路用于控制第四MOS管柵極與外部電壓輸出電路的第一、第二和第三 參考電壓輸出端的連接。
3. 根據(jù)權(quán)利要求2所述的基于兩級放大器的STT-RAM讀取電路，其特征在于：所述雙 向開關(guān)電路的工作原理為：當?shù)谝粫r鐘信號為低電平時，控制第四MOS管柵極與外部電壓 輸出電路的第二參考電壓輸出端連接，第三MOS管柵極采集的讀取電壓與所述第二參考電 壓進行比較，并由與第一D觸發(fā)器的輸入端連接的第二反相器輸出比較結(jié)果；當?shù)诙聪?器輸出比較結(jié)果后，第一時鐘信號變?yōu)楦唠娖?，控制第一D觸發(fā)器存儲高位數(shù)據(jù)，并由第一 D觸發(fā)器的反相輸出端輸出高位數(shù)據(jù)；當高位數(shù)據(jù)為高電平時，控制第四MOS管柵極與外部 電壓輸出電路的第三參考電壓輸出端連接；當高位數(shù)據(jù)為低電平時，控制第四MOS管柵極 與外部電壓輸出電路的第一參考電壓輸出端連接，從而達到讀取電路的控制功能。
4. 根據(jù)權(quán)利要求1所述的基于兩級放大器的STT-RAM讀取電路，其特征在于：所述第 一時鐘輸出模塊包括第一延時電路、第二延時電路、第三雙向開關(guān)和第四雙向開關(guān)，所述第 一延時電路和第二延時電路連接至第三時鐘信號輸出端，所述第三雙向開關(guān)和第四雙向開 關(guān)分別用于控制第一延時電路和第二延時電路與第一時鐘信號輸出端和第二時鐘信號輸 出端的連接。
5. 根據(jù)權(quán)利要求4所述的基于兩級放大器的STT-RAM讀取電路，其特征在于：所述第 一延時電路的延遲時間小于第二延時電路的延遲時間；當整個電路進行高位數(shù)據(jù)的比較， 輸出比較結(jié)果Vout'，經(jīng)反相器輸出的Vout穩(wěn)定后，第一延時電路的延遲時間使得第一時 鐘信號由低電平變?yōu)楦唠娖剑瑥亩刂频谝籇觸發(fā)器存儲高位數(shù)據(jù)；當整個電路進行低位 數(shù)據(jù)的比較，輸出比較結(jié)果Vout'，經(jīng)反相器輸出的Vout穩(wěn)定后，第二延時電路的延遲時間 使得第二時鐘信號由低電平變?yōu)楦唠娖?，從而控制第二D觸發(fā)器存儲低位數(shù)據(jù)。
6. 根據(jù)權(quán)利要求1所述的基于兩級放大器的STT-RAM讀取電路，其特征在于：所述并 行磁隧道結(jié)包括兩層鐵磁層和夾雜于兩層鐵磁層之間的一氧化鎂氧化層，其中底層的鐵磁 層為參考層，具有固定磁向；頂層的鐵磁層為自由層，所述自由層通過轉(zhuǎn)變電流改變磁向； 所述自由層由獨立控制磁向的軟區(qū)和硬區(qū)組成，所述軟區(qū)和硬區(qū)的磁向有四種組合，使得 所述并行磁隧道結(jié)具有四種電阻狀態(tài)；所述四種電阻狀態(tài)的阻值關(guān)系為：Rll>RlO>ROl >R00,其中R11、R10、R01、R00分別為并行磁隧道結(jié)的存儲數(shù)據(jù)為11、10、01、00所對應(yīng)的 電阻阻值。
7. -種基于權(quán)利要求1所述讀取電路的控制方法，其特征在于：包括如下步驟， 步驟Sl:通過第二時鐘輸出模塊，導通第十MOS管，讀取電路進入工作狀態(tài)； 步驟S2 :采集讀取電壓，并通過控制邏輯電路將讀取電壓與外部電壓輸出電路輸出的 第二參考電壓進行比較； 步驟S3:根據(jù)讀取電壓與第二參考電壓的比較結(jié)果，判斷并行磁隧道結(jié)所存儲的高位 數(shù)據(jù)，并進行下一步比較； 步驟S4 :根據(jù)步驟S3,當讀取電壓大于第二參考電壓時，將讀取電壓與外部電壓輸出 電路輸出的第一參考電壓進行比較，并判斷并行磁隧道結(jié)所存儲的低位數(shù)據(jù)；當讀取電壓 小于第二參考電壓時，將讀取電壓與外部電壓輸出電路輸出的第三參考電壓進行比較，并 判斷并行磁隧道結(jié)所存儲的低位數(shù)據(jù)，完成數(shù)據(jù)讀取。
【專利摘要】本發(fā)明涉及一種基于兩級放大器的STT-RAM讀取電路及其控制方法。所述讀取電路包括一開環(huán)放大器及與該開環(huán)放大器連接的并行磁隧道結(jié)、控制邏輯電路和第一反相器，所述第一反相器還連接有第一D觸發(fā)器和第二D觸發(fā)器，所述第一D觸發(fā)器和第二D觸發(fā)器的時鐘控制輸入端分別連接至第一時鐘輸出模塊的第一時鐘信號輸出端和第二時鐘信號輸出端，所述第一D觸發(fā)器和第二D觸發(fā)器的反相輸出端分別輸出并行磁隧道結(jié)中存儲的高位數(shù)據(jù)和低位數(shù)據(jù)，所述控制邏輯電路還連接有一用于提供參考電壓的外部電壓輸出電路。本發(fā)明提供的讀取電路可以有效的提高讀取速度，節(jié)省了功耗，增大了輸出擺幅和增益，提高了與數(shù)字系統(tǒng)對接時整個讀取電路的可靠性。
【IPC分類】G11C11-16
【公開號】CN104795094
【申請?zhí)枴緾N201510189871
【發(fā)明人】魏榕山, 于靜, 王玨, 郭仕忠, 胡惠文, 張澤鵬, 何明華
【申請人】福州大學
【公開日】2015年7月22日
【申請日】2015年4月21日