接第三PMOS管MP3的源端和第 八NMOS管MN8的漏端；第八NMOS管MN8的源端接地；第五PMOS管MP5的源端接第三PMOS 管MP3的漏端，柵端接第四PMOS管MP4和第八NMOS管MN8的漏端，漏端接地；第三PMOS管 MP3、第四PMOS管MP4以及第八NMOS管MN8的柵端接讀出位線RBL。
[0038] 其中，第五PMOS管MP5是反饋管，用以加強(qiáng)反相器中的NMOS管；第三NMOS管MN3 是預(yù)放管，用以使讀出位線在閑時保持低電平。
[0039] 通過改變控制信號RWL，WffL的輸入，可以控制該存儲單元實現(xiàn)保持功能、讀功能 或?qū)懝δ堋?br>[0040] 在本實施例中，第一反相器的初始輸出值Q為低電平0,第二反相器的初始輸出值 QB為高電平1。
[0041] Α·保持功能
[0042] 當(dāng)控制信號RWL，WffL為低電平時，麗2被關(guān)斷，電路實現(xiàn)保持功能。第一、第二反 相器組成反饋環(huán)進(jìn)行數(shù)據(jù)保存，形成保持電路。QB為"1"，則MNl打開，QBB電壓上升，但是 由于麗1傳輸高電平存在閾值損失，導(dǎo)致QBB的電壓不是全擺幅的電源電壓，所以麗2漏端 的電壓不是全擺幅的高電平。此時讀位線上的預(yù)放管是打開的，讀位線是低電平，即MN2源 端接低電平，如此使得麗2兩端的壓差是小于電源電壓的壓差，所以麗2相比傳統(tǒng)結(jié)構(gòu)漏電 減小。麗1在本發(fā)明中帶來的導(dǎo)通電流比傳統(tǒng)結(jié)構(gòu)帶來的功耗要小，這種減小從單個單元 而言，在絕對值上不是特別明顯，但是當(dāng)組成32個單元（如圖2)，功耗的降低是非常明顯。 從表1知，本發(fā)明的靜態(tài)功耗比傳統(tǒng)的結(jié)構(gòu)低7. 56%。
[0043] 傳統(tǒng)的8管SRAM單元，如圖4所示，QB = " 1"，麗1被打開，使麗2源端為低電平， 又因為MP3這個預(yù)充管打開，即麗2漏端是全擺幅電源電壓，如此作用在麗2兩端的電壓是 全擺幅電源電壓，其漏電功耗比本發(fā)明中的漏電要大。
[0044] 表1. 500mV下，32個本發(fā)明存儲單元與傳統(tǒng)存儲單元功耗比較
[0045]
[0046] B.讀功能
[0047] 當(dāng)控制信號WffL為低電平，RWL為高電平時，MOS管麗2導(dǎo)通，電路實現(xiàn)讀功能。QB ="1"，麗1導(dǎo)通。此時讀位線上的電平是低電平，那么這就形成了從電源電壓到讀位線的 導(dǎo)通通路，這條通路會消耗功耗。同樣由于NMOS管傳輸高電平存在閾值損失，即使得讀位 線上的電平到達(dá)不了全擺幅的電源電壓，根據(jù)公式Pdyn = Cl^Id,知單次讀的功耗降低。
[0048] 在表1中，當(dāng)QB ="1"時讀功耗的降低非常明顯，達(dá)到了 33. 63%。但此時由于讀 位線上的高電平不是全擺幅的電平，會產(chǎn)生不穩(wěn)定的問題，在傳統(tǒng)電路中不被正確識別。而 本發(fā)明很好地解決了這一問題。
[0049] 本發(fā)明采取的解決方法是，利用了在近亞閾值區(qū)域NMOS的導(dǎo)電能力遠(yuǎn)強(qiáng)于PMOS 的特性，使得反相器的電壓傳輸特性曲線偏向低電平，同時再使用了改進(jìn)的斯密特反相器， 加強(qiáng)了這種偏移。圖5是本發(fā)明中采用的改進(jìn)的斯密特反相器，圖6是這種反相器的在不 同工藝角下的電壓傳輸特性曲線。從圖6中知，即使在SNFP的工藝角下，電壓傳輸特性曲 線也向低電平偏移，這種特性保證了讀位線上不是全擺幅的高電平也會被正確的識別。圖 3是采用了圖5反相器后，32個單元讀數(shù)據(jù)功能的蒙特卡洛功能仿真。從仿真結(jié)果看，采用 了此種反相器保證了讀出數(shù)據(jù)的正確性?；谝陨戏抡?，本發(fā)明在保證讀操作功能正確的 前提下，對讀功耗的降低是巨大的。
[0050] C.寫功能
[0051] 當(dāng)控制信號RWL為低電平，WffL為高電平時，MN6和MN7打開，電路實現(xiàn)寫操作功 能。因為Q為低電平，所以外部位線WBL為高電平，WBLB為低電平，MN6和麗7開啟，相應(yīng)的 外部數(shù)據(jù)就會傳給Q和QB，從而改變Q和QB原來的電平。
[0052] 本發(fā)明提供的SRAM單元是目前已知的存儲單元中，唯--個采用預(yù)放的讀模式 來降低功耗的，而且這種模式是可以進(jìn)行移植的；在最壞的情況下，由于NMOS傳輸高電平 的閾值損失，其動態(tài)功耗顯著減小，靜態(tài)漏電有一定程度的減小；同時，這使得讀出數(shù)據(jù)的 擺幅不用到達(dá)全擺幅也可被識別。顯著提高了 SRAM性能。
[0053] 以上對本發(fā)明的具體實施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述 特定實施方式，本領(lǐng)域技術(shù)人員可以在所附權(quán)利要求的范圍內(nèi)做出各種變形或修改。
【主權(quán)項】
1. 一種亞閾值SRAM存儲單元，包括：基本電路、單元數(shù)據(jù)讀出電路、預(yù)放管電路以及改 進(jìn)的斯密特反相器；所述基本電路的輸出端（QB)連接單元數(shù)據(jù)讀出電路的輸入端，單元數(shù) 據(jù)讀出電路的輸出端與預(yù)放管電路的輸出相連，連接改進(jìn)的斯密特反相器的輸入端； 其中，所述預(yù)放管電路包括第三NMOS管（MN3)，其源端接地，柵端接預(yù)放控制信號PREDIS，漏端接讀出位線RBL。2.根據(jù)權(quán)利要求1所述的SRAM單元，其特征在于，所述基本 電路包括第一反相器、第二反相器、第一寫入管、第二寫入管； 其中，第一反相器的輸出端分別連接第二反相器的輸入端和第一寫入管的輸出端；第 二反相器的輸出端分別連接第一反相器的輸入端和第二寫入管的輸出端；第一、第二寫入 管的輸入端分別連接外部位線信號。2. 根據(jù)權(quán)利要求1或2所述的SRAM單元，其特征在于，所述第一反相器包括第一PMOS 管（MPl)、第四NMOS管（MM)，第一PMOS管（MPl)的源端連接電源電壓，第四NMOS管（MM) 的源端接地；第一PMOS管（MPl)的漏端和第四NMOS管（MM)的漏端相連作為第一反相器 的輸出，第一PMOS管（MPl)、第四NMOS管（MM)的柵端連接第二反相器的輸出。3. 根據(jù)權(quán)利要求1或2所述的SRAM單元，其特征在于，所述第二反相器包括第二PMOS 管（MP2)、第五NMOS管（MP5)，第二PMOS管（MP2)的源端連接電源電壓，第五NMOS管（MN5) 的源端接地；第二PMOS管（MP2)的漏端和第五NMOS管（MN5)的漏端相連作為第二反相器 的輸出，第二PMOS管（MP2)、第五NMOS管（MN5)的柵端連接第一反相器的輸出。4. 根據(jù)權(quán)利要求1或2所述的SRAM單元，其特征在于，所述第一寫入管包括第六NMOS 管（MN6)，漏端連接寫位線，柵端連接寫控制信號WWL，源端連接SRAM中的數(shù)據(jù)。5. 根據(jù)權(quán)利要求1或2所述的SRAM單元，其特征在于，所述第二寫入管包括第七NMOS 管（MN7)包括，漏端連接寫位線非，柵端連接寫控制信號WWL，源端連接SRAM中的數(shù)據(jù)。6. 根據(jù)權(quán)利要求1所述的SRAM單元，其特征在于，所述單元數(shù)據(jù)讀出電路包括第一、 第二NMOS管（MN1，MN2)包括，其中第一NMOS管（MNl)的漏端接電源電壓，柵端接基本電 路的輸出數(shù)據(jù)QB，源端接第二NMOS管（MN2)漏端；第二NMOS管（MN2)漏端接第一NMOS管 (MNl)源端，柵端接讀選擇信號RWL，源端接讀位線RBL。7. 根據(jù)權(quán)利要求1所述的SRAM單元，其特征在于，所述改進(jìn)的斯密特反相器組包括 第三、第四、第五PMOS管（MP3、MP4、MP5)以及第八NMOS管（MN8)包括，其中第三PMOS管 (MP3)源端接電源電壓，漏端接第四PMOS管（MP4)和第五PMOS管（MP5)的源端；第四PMOS 管（MP4)源端和漏端分別接第三PMOS管（MP3)的源端和第八NMOS管（MN8)的漏端；第八 NMOS管（MN8)的源端接地；第五PMOS管（MP5)的源端接第三PMOS管（MP3)的漏端，柵端接 第四PMOS管（MP4)和第八NMOS管（MN8)的漏端，漏端接地；第三PMOS管（MP3)、第四PMOS 管（MP4)以及第八NMOS管（MN8)的柵端接讀出位線RBL。8. 根據(jù)權(quán)利要求1所述的SRAM單元，其特征在于，其中第五PMOS管（MP5)是反饋管， 用以加強(qiáng)反相器中的NMOS管；第三NMOS管（MN3)是預(yù)放管，用以使讀出位線在閑時保持低 電平。
【專利摘要】本發(fā)明提供了一種亞閾值SRAM存儲單元，包括：基本電路、單元數(shù)據(jù)讀出電路、預(yù)放管電路以及改進(jìn)的斯密特反相器；其中，基本電路的輸出端(QB)連接單元數(shù)據(jù)讀出電路的輸入端，單元數(shù)據(jù)讀出電路的輸出端與預(yù)放管電路的輸出相連，連接改進(jìn)的斯密特反相器的輸入端；其中，所述預(yù)放管電路包括第三NMOS管(MN3)，其源端接地，柵端接預(yù)放控制信號PREDIS，漏端接讀出位線RBL。本發(fā)明提供的SRAM單元采用預(yù)放的讀模式來降低功耗；由于NMOS傳輸高電平的閾值損失，其動態(tài)功耗減小顯著，同時靜態(tài)功耗也有一定程度的降低；同時，這使得讀出數(shù)據(jù)的擺幅不用到達(dá)全擺幅也可被識別，顯著提高了SRAM性能。
【IPC分類】G11C11/413
【公開號】CN104916309
【申請?zhí)枴緾N201410093326
【發(fā)明人】黑勇, 蔡江錚, 陳黎明
【申請人】中國科學(xué)院微電子研究所
【公開日】2015年9月16日
【申請日】2014年3月13日