非易失性半導體存儲裝置的制造方法
【專利說明】
[0001] [相關申請案]
[0002] 本申請案享受以日本專利申請2014-52687號（申請日：2014年3月14日）為基 礎申請案的優(yōu)先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內(nèi)容。
技術領域
[0003] 實施方式涉及一種可減少寫入干擾（disturb)的非易失性半導體存儲裝置。
【背景技術】
[0004] 近年來，開發(fā)有將存儲單元積層而成的積層型的半導體存儲器Cost Scalable Flash Memory)。該BiCS可以低成本實現(xiàn)大容量的半導體存儲器。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明提供一種提升動作可靠性的非易失性半導體存儲裝置。
[0006] 根據(jù)實施方式的非易失性半導體存儲裝置，包括：存儲單元陣列，包含多個存儲 串，這些存儲串內(nèi)包含存儲單元（MC)、第1及第2選擇晶體管及晶體管,該存儲單元是包含 配置于半導體層上且向相對于所述半導體層的法線方向延伸的第1半導體及第2半導體、 及隔著柵極絕緣膜而覆蓋所述第1半導體及第2半導體的電荷蓄積層及控制柵極，該第1 及第2選擇晶體管是以夾著所述存儲單元的方式形成，該晶體管是串列連接于所述第1選 擇晶體管及所述第2選擇晶體管；以及控制部，在對所述第1選擇晶體管執(zhí)行寫入動作之 前，將對所述存儲單元施加寫入電壓。
【附圖說明】
[0007] 圖1是第1實施方式的非易失性半導體存儲裝置的全體構(gòu)成例。
[0008] 圖2是第1實施方式的存儲單元陣列的俯視圖。
[0009] 圖3是第1實施方式的子區(qū)塊的剖視圖。
[0010] 圖4是第1實施方式的子區(qū)塊的等效電路圖。
[0011] 圖5(a)-圖5(d)是表示第1實施方式的選擇晶體管的寫入動作的流程圖。
[0012] 圖6是表示第1實施方式的選擇晶體管的寫入動作的時序圖。
[0013] 圖7是表示第1實施方式的選擇晶體管的寫入動作的時序圖。
[0014] 圖8是表示第1實施方式的選擇晶體管的寫入動作的概念圖。
[0015] 圖9是表示第2實施方式的選擇晶體管的寫入動作的流程圖。
[0016] 圖10是表示第2實施方式的選擇晶體管的寫入動作的時序圖。
[0017] 圖11是表示第2實施方式的選擇晶體管的讀出動作的概念圖。
[0018] 圖12是第3實施方式的存儲單元陣列的俯視圖。
[0019] 圖13是第3實施方式的存儲單元陣列的剖視圖。
[0020] 圖14是第3實施方式的存儲單元陣列的放大圖。
[0021] 圖15是第3實施方式的存儲單元陣列的等效電路圖。
[0022] 圖16是表示第3實施方式的選擇晶體管的寫入動作的時序圖。
[0023] 圖17是表示第3實施方式的選擇晶體管的寫入動作的概念圖。
[0024] 圖18是表示第3實施方式的選擇晶體管的寫入動作的時序圖。
【具體實施方式】
[0025] 下面，參照附圖對本實施方式進行說明。在該說明時，所有圖中對共通的構(gòu)成附加 共通的參照符號。然而，附圖是示意性的圖，應留意厚度與平面尺寸的關系、各層的厚度的 比率等與實物不同。因此，應參照以下的說明而判斷具體的厚度及尺寸。此外，當然附圖彼 此間也包含尺寸的關系或比率互不相同的部分。
[0026][第1實施方式]
[0027] [全體構(gòu)成例]
[0028] 使用圖1對第1實施方式的非易失性半導體存儲裝置的全體構(gòu)成進行說明。圖1 是第1實施方式的非易失性半導體存儲裝置的框圖。
[0029] 如圖1所示，第1實施方式的非易失性半導體存儲裝置包括存儲單元陣列11、行解 碼器12、數(shù)據(jù)電路?頁緩沖器13、列解碼器14、控制電路15、輸入輸出電路16、地址?命令 寄存器17、及內(nèi)部電壓產(chǎn)生電路18。
[0030] 1.〈存儲單元陣列11>
[0031] 如圖1所示，存儲單元陣列11具備例如平面PO及平面Pl (圖1中表述為PlaneO、 Planel)。這些平面P0、及平面Pl具備多個存儲串MS，且在這些存儲串MS電連接有位線 BL、及字線WL、源極線SL。
[0032] 雖于后文敘述，存儲串MS具備串列連接的多個存儲單元MC，且在構(gòu)成該存儲單元 MC的控制柵極CG連接有所述字線WL。
[0033] 于此，是列舉具備平面P0、及平面Pl的情況，但存儲單元陣列11包含的平面P的 個數(shù)并無限定。此外，在不區(qū)別平面P0、及平面Pl的情況下僅表述為平面P。
[0034] 下面，使用圖2對平面P的詳細構(gòu)成進行說明。
[0035] I. KPlaneO 的俯視圖〉
[0036] 接著，使用圖2表示例如PlaneO的俯視圖（俯視圖）。此外，關于Planel，由于與 PlaneO構(gòu)成相同，因此這里省略說明。
[0037] 另外，為便于說明，除了 PlaneO的俯視圖外，也圖示行解碼器12 (圖中、XFER_S& XFER_D、及區(qū)塊解碼器（圖中、B. D))、以及列解碼器COL (圖中、C. D14)。
[0038] PlaneO是由存儲單元MC的集合體構(gòu)成。具體來說，如圖2所示，由例如連接于字 線WLO~WL47的48個存儲單元MC構(gòu)成存儲串MS (圖2中表述為MS)。
[0039] 另外，由例如存儲串MS的集合體（例如12個存儲串MS)構(gòu)成子區(qū)塊BLK(圖中 Sub BLK)。
[0040] 在該情況下，以下將朝向第2方向而連接于未圖示的位線BLO的存儲串MS表示為 存儲串MS(0、0)、（1、0)、…、（10、0)、（11、0)，以下將連接于位線BLm的存儲串MSO表示為 存儲串 MS(0、m)、（l、m)、…、（10、m)、（IUm)。
[0041] 另外，將由例如存儲串MS0、及MSl的組、MS2、及MS3的組、…、MS10、及MSll的組 構(gòu)成、且朝向字線WL方向而構(gòu)成的集合體稱為存儲器區(qū)塊MB。
[0042] 若由12個存儲串MS構(gòu)成子區(qū)塊BLK時，區(qū)塊BLK內(nèi)構(gòu)成有6個存儲器區(qū)塊MB。
[0043] 另外，將例如分別連接于位線BLO、BL1、BL2···BLm的存儲串MSO的集合體稱為存 儲串單元MU。關于存儲串MSl~存儲串MSll也相同，因此省略說明。
[0044] 于該PlaneO中，朝向第1方向而呈梳齒狀形成有字線WLO~WL23(以下為第1信 號線群）、及字線WL24~WL47 (以下為第2信號線群），且以貫通各存儲串MS的方式朝向 紙面縱深方向形成有后述的半導體層SC。在該字線WL與半導體層SC的交點形成有存儲單 元MC。
[0045] 如圖所示，XFER_D及XFER_S是朝第2方向配置。字線WLO~WL23的一端連接于 XFER_D，字線WL24~WL47的一端連接于XFER_S。
[0046] 此外，如所述那樣XFER_D及XFER_S是由多個MOS晶體管構(gòu)成，選擇區(qū)塊BLK內(nèi)的 任一存儲串MS。具體來說，Xfer_S及Xfer_D可接受來自區(qū)塊解碼器BD的解碼結(jié)果，而選 擇成為讀出及寫入對象的存儲串MS。
[0047] 列解碼器COL選擇未圖示的位線BL。
[0048] 1. 2〈子區(qū)塊BLK的剖視圖〉
[0049] 〈1. 2. 1> 關于存儲串 MSO ~MS5
[0050] 圖3是沿著圖2的ΙΙΙ-ΙΙΓ方向的剖視圖。
[0051] 如圖3所示，沿著截面方向而設有存儲串MSO~MS5(粗框）。于此，在存儲串 MS0-MS5的各者，作為一例而形成有字線WL0-7。
[0052] 各存儲串MS形成有位于半導體層BG上、且朝與第1方向及第2方向分別正交的 第3方向的柱狀的半導體層SCll~SC12。下面，在不區(qū)別半導體層SCll~SC12的情況下 僅稱為半導體層SC。
[0053] 然后，沿著第1方向相鄰的半導體層SC彼此是經(jīng)由設于半導體層BG內(nèi)的結(jié)合部 JP而結(jié)合。例如，半導體層SCll與SC12是經(jīng)由半導體層BG內(nèi)的結(jié)合部JPO而結(jié)合。通過 此種構(gòu)成而形成U字形狀的存儲串MSO。
[0054] 此外，關于半導體層SC13與SC14的組、…、半導體層SC21與SC22的組也為相同 構(gòu)成，因此省略說明。
[0055] 另外，在各存儲串MS內(nèi)設有多個沿著第3方向形成的多晶硅層。一部分的多晶硅 層作為字線WL發(fā)揮作用，其他多晶硅層作為選擇信號線SGS、SGD發(fā)揮作用。
[0056] 選擇信號線SGS、S⑶設于例如夾著字線WL的位置。即，如圖3所示若將字線WL 的個數(shù)設為4根，在半導體層BG上自下而下分別介置絕緣膜而依次積層字線WL3、WL2、WL1、 WL0、及選擇信號線SGS，同樣地，在半導體層BG上自下而下分別介置絕緣膜而依次積層字 線WL4、WL5、WL6、WL7、及選擇信號線S⑶。
[0057] 因此，在半導體層SC與這些選擇信號線SGS、S⑶、及字線WL的交點，設有選擇晶體 管ST1、存儲單元MC7、存儲單元MC6、…、存儲單元MCI、存儲單元MC0、及選擇晶體管ST2。
[0058] 而且，以下將存儲單元MCO~MC7所保持的數(shù)據(jù)稱為用戶數(shù)據(jù)，將存儲著這些用戶 數(shù)據(jù)的存儲單元MCO~MC7的區(qū)域稱為用戶數(shù)據(jù)區(qū)域。
[0059] 而且，選擇晶體管ST1、及ST2保持例如包含控制信息的管理數(shù)據(jù)。
[0060] 存儲單元MC設為能保持例如1比特、或2比特的數(shù)據(jù)。
[0061] 例如在能保持2比特數(shù)據(jù)的情況下，存儲單元MC可保持例如4值的數(shù)據(jù)中的任一 個。
[0062] 4個值按電壓從低到高分別為"E"電平、"A"電平、"B"電平、及"C"電平。將"E" 電平稱為抹除狀態(tài)，是指電荷蓄積層無電荷的狀態(tài)。而且，隨著電荷蓄積層中蓄積電荷，電 壓以"A"電平=> "B"電平=> "C"電平的順序上升。
[0063] 抹除狀態(tài)的存儲單元MC對應于" 11"數(shù)據(jù)，閾值分布為"A"電平的存儲單元MC對 應于" 10"數(shù)據(jù)，閾值分布為"B"電平的存儲單元MC對應于"00"數(shù)據(jù)，且閾值分布為"C" 電平的存儲單元MC對應于" 01"數(shù)據(jù)。
[0064] 例如在可保持1比特數(shù)據(jù)的情況下，存儲單元MC可保持例如2值的數(shù)據(jù)中的任一 個。
[0065] 2個值按電壓從低到高為"E"電平、及"C"電平。將"E"電平稱為抹除狀態(tài)，是指 電荷蓄積層無電荷的狀態(tài)。而且，若電荷蓄積層蓄積有電荷則電壓上升為"C"電平。
[0066] 抹除狀態(tài)的存儲單元MC對應于" 1"數(shù)據(jù)，閾值分布為"C"電平的存儲單元MC對 應于"0"數(shù)據(jù)。
[0067] 此外，這些選擇信號線SGS、SGD是作為控制存儲串MS的選擇?非選擇的選擇信號 線SGS、S⑶而發(fā)揮作用。
[0068] 此外，這里為方便起見省略關于虛設字線WLDD0、及WLDD1、WLDS0、及