非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法
【專利說明】非易失性半導(dǎo)體存儲(chǔ)裝置
[0001][相關(guān)申請(qǐng)案]
[0002]本申請(qǐng)案享受以日本專利申請(qǐng)案2014-52746號(hào)(申請(qǐng)日:2014年3月14日)為基礎(chǔ)申請(qǐng)案的優(yōu)先權(quán)。本申請(qǐng)案通過參照該基礎(chǔ)申請(qǐng)案而包含基礎(chǔ)申請(qǐng)案的全部?jī)?nèi)容。
技術(shù)領(lǐng)域
[0003]本發(fā)明的實(shí)施方式涉及一種非易失性半導(dǎo)體存儲(chǔ)裝置。
【背景技術(shù)】
[0004]存儲(chǔ)單元呈三維排列而成的NAND(Not AND，與非)型閃速存儲(chǔ)器已眾所周知。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種能夠提高動(dòng)作可靠性的非易失性半導(dǎo)體存儲(chǔ)裝置。
[0006]實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置包括:第一存儲(chǔ)單元；第二存儲(chǔ)單元，其積層在所述第一存儲(chǔ)單元的上方；第三存儲(chǔ)單元，其積層在所述第二存儲(chǔ)單元的上方；第四存儲(chǔ)單元，其積層在所述第三存儲(chǔ)單元的上方；第一字線，其電連接于所述第一存儲(chǔ)單元的柵極；第二字線，其電連接于所述第二存儲(chǔ)單元的柵極；第三字線，其電連接于所述第三存儲(chǔ)單元的柵極；第四字線，其電連接于所述第四存儲(chǔ)單元的柵極；以及控制部，其對(duì)所述第一存儲(chǔ)單元至所述第四存儲(chǔ)單元統(tǒng)一進(jìn)行刪除動(dòng)作；并且所述控制部在進(jìn)行刪除動(dòng)作時(shí)，將第一電壓施加給所述第一字線，將比所述第一電壓高的第二電壓施加給所述第二字線，將第三電壓施加給所述第三字線，將比所述第三電壓高的第四電壓施加給所述第四字線，并且所述第三電壓比所述第二電壓高。
【附圖說明】
[0007]圖1是第一實(shí)施方式的存儲(chǔ)系統(tǒng)的框圖。
[0008]圖2是第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置的框圖。
[0009]圖3是第一實(shí)施方式的存儲(chǔ)單元陣列的電路圖。
[0010]圖4是第一實(shí)施方式的存儲(chǔ)單元陣列的剖視圖。
[0011]圖5是表示第一實(shí)施方式的存儲(chǔ)單元晶體管的閾值分布的曲線圖。
[0012]圖6是表示第一實(shí)施方式的存儲(chǔ)系統(tǒng)的驗(yàn)證動(dòng)作時(shí)所使用的區(qū)域的圖。
[0013]圖7是表示第一實(shí)施方式的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的流程圖。
[0014]圖8(a)是第一實(shí)施方式的存儲(chǔ)單元陣列的電路圖，圖8(b)是圖8(a)所示的存儲(chǔ)單元晶體管的剖視圖，圖8(c)是表示圖8(a)及圖8(b)的存儲(chǔ)單元晶體管的閾值分布的曲線圖。另外，圖8(b)表示圖4中的A-A線的截面、B-B線的截面、C-C線的截面、D-D線的截面、E-E線的截面、F-F線的截面。
[0015]圖9是表示施加給第一實(shí)施方式的存儲(chǔ)單元晶體管的刪除動(dòng)作時(shí)的電壓與刪除動(dòng)作的循環(huán)次數(shù)的關(guān)系的曲線圖。
[0016]圖10是表示第二實(shí)施方式的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的流程圖。
[0017]圖11 (a)及圖11 (b)是表示施加給第二實(shí)施方式的存儲(chǔ)單元晶體管的刪除動(dòng)作時(shí)的電壓與刪除動(dòng)作的循環(huán)次數(shù)的關(guān)系的曲線圖。
[0018]圖12(a)是第三實(shí)施方式的存儲(chǔ)單元陣列的電路圖，圖12(b)是圖12(a)所示的存儲(chǔ)單元晶體管的剖視圖，圖12(c)是表示圖12(a)及圖12(b)的存儲(chǔ)單元晶體管的閾值分布的曲線圖。
[0019]圖13是表示施加給第三實(shí)施方式的存儲(chǔ)單元晶體管的刪除動(dòng)作時(shí)的電壓與刪除動(dòng)作的循環(huán)次數(shù)的關(guān)系的曲線圖。
[0020]圖14(a)及圖14(b)是表示第四實(shí)施方式的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的一例的圖。
[0021]圖15(a)及圖15(b)是表示第四實(shí)施方式的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的另一例的圖。
[0022]圖16是表示第五實(shí)施方式的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的一例的圖。
[0023]圖17是表示第六實(shí)施方式的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的一例的圖。
[0024]圖18是第七實(shí)施方式的存儲(chǔ)單元陣列的剖視圖。
[0025]圖19(a)是第七實(shí)施方式的存儲(chǔ)單元陣列的電路圖，圖19(b)是圖19(a)所示的存儲(chǔ)單元晶體管的剖視圖，圖19(c)是表示圖19(a)及圖19(b)的存儲(chǔ)單元晶體管的閾值分布的曲線圖。
[0026]圖20是表示施加給第七實(shí)施方式的存儲(chǔ)單元晶體管的刪除動(dòng)作時(shí)的電壓與刪除動(dòng)作的循環(huán)次數(shù)的關(guān)系的曲線圖。
[0027]圖21是表示施加給第七實(shí)施方式的變化例I的存儲(chǔ)單元晶體管的刪除動(dòng)作時(shí)的電壓與刪除動(dòng)作的循環(huán)次數(shù)的關(guān)系的曲線圖。
[0028]圖22是表示施加給第七實(shí)施方式的變化例2的存儲(chǔ)單元晶體管的刪除動(dòng)作時(shí)的電壓與刪除動(dòng)作的循環(huán)次數(shù)的關(guān)系的曲線圖。
[0029]圖23是表示第七實(shí)施方式的變化例3的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的一例的圖。
[0030]圖24是表示第七實(shí)施方式的變化例3的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的一例的圖。
[0031]圖25是表示第七實(shí)施方式的變化例4的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的一例的圖。
[0032]圖26是表示第七實(shí)施方式的變化例5的存儲(chǔ)系統(tǒng)的刪除動(dòng)作的一例的圖。
【具體實(shí)施方式】
[0033]下面，參照附圖對(duì)所構(gòu)成的實(shí)施方式進(jìn)行說明。另外，在下面的說明中，對(duì)于具有大致相同的功能及構(gòu)成的構(gòu)成要素標(biāo)注相同的符號(hào)，并且之在必要時(shí)進(jìn)行重復(fù)說明。
[0034]附圖為示意性圖，應(yīng)注意的是，厚度與平面尺寸的關(guān)系、各層的厚度的比率等與實(shí)物有所不同。因此，具體的厚度或尺寸應(yīng)參酌下面的說明而進(jìn)行判斷。而且，當(dāng)然，附圖相互間也包含相互的尺寸的關(guān)系或比率不同的部分。
[0035](第一實(shí)施方式)
[0036]對(duì)第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置進(jìn)行說明。下面，作為非易失性半導(dǎo)體存儲(chǔ)裝置，列舉存儲(chǔ)單元晶體管積層于半導(dǎo)體基板上方而成的三維積層型NAND型閃速存儲(chǔ)器為例加以說明。
[0037]<關(guān)于存儲(chǔ)系統(tǒng)的構(gòu)成>
[0038]首先，使用圖1，對(duì)包含本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)系統(tǒng)的構(gòu)成進(jìn)行說明。
[0039]如圖所示，存儲(chǔ)系統(tǒng)I包括NAND型閃速存儲(chǔ)器100及存儲(chǔ)控制器200?？梢酝ㄟ^將存儲(chǔ)控制器200及NAND型閃速存儲(chǔ)器100例如組合而構(gòu)成一個(gè)半導(dǎo)體裝置，作為其例，可列舉如SD?卡的存儲(chǔ)卡、或SSD (solid state drive,固態(tài)硬盤)等。
[0040]NAND型閃速存儲(chǔ)器100包括多個(gè)存儲(chǔ)單元晶體管(也可以簡(jiǎn)稱為存儲(chǔ)單元等)，非易失性地存儲(chǔ)數(shù)據(jù)。NAND型閃速存儲(chǔ)器100的構(gòu)成的詳情在下文中敘述。
[0041]存儲(chǔ)控制器200響應(yīng)來自外部的主機(jī)機(jī)器300等的命令，對(duì)NAND型閃速存儲(chǔ)器100下達(dá)讀出、寫入、刪除等命令。而且，存儲(chǔ)控制器200管理NAND型閃速存儲(chǔ)器100的存儲(chǔ)空間。
[0042]存儲(chǔ)控制器200包括主機(jī)接口電路210、內(nèi)置存儲(chǔ)器(RAM(Random AccessMemory,隨機(jī)存取存儲(chǔ)器))220、處理器(CPU (Central Processing Unit,中央處理單元))230、緩沖存儲(chǔ)器 240、NAND 接口電路 250 及 ECC(Error Checking and Correcting,錯(cuò)誤檢查與校正)電路260。
[0043]主機(jī)接口電路210經(jīng)由控制器總線與主機(jī)機(jī)器300連接，掌管與主機(jī)機(jī)器300的通信。并且，主機(jī)接口電路210將從主機(jī)機(jī)器300接收到的命令及數(shù)據(jù)分別傳送給CPU230及緩沖存儲(chǔ)器240。而且，主機(jī)接口電路210響應(yīng)CPU230的命令，將緩沖存儲(chǔ)器240內(nèi)的數(shù)據(jù)傳送給主機(jī)機(jī)器300。
[0044]NAND接口電路250經(jīng)由NAND總線與NAND型閃速存儲(chǔ)器100連接，掌管與NAND型閃速存儲(chǔ)器100的通信。并且，NAND接口電路250將從CPU230接收到的命令傳送給NAND型閃速存儲(chǔ)器100，并且在寫入時(shí)將緩沖存儲(chǔ)器240內(nèi)的寫入數(shù)據(jù)傳送給NAND型閃速存儲(chǔ)器100。進(jìn)而在讀出時(shí)，NAND接口電路250將從NAND型閃速存儲(chǔ)器100讀出的數(shù)據(jù)傳送給緩沖存儲(chǔ)器240。
[0045]CPU230控制整個(gè)存儲(chǔ)控制器200的動(dòng)作。例如，在從主機(jī)機(jī)器300接收到寫入命令時(shí)，該CPU230響應(yīng)該寫入命令而發(fā)布基于NAND接口電路250的寫入命令。讀出及刪除時(shí)也一樣。而且，CPU230執(zhí)行耗損平均等用來管理NAND型閃速存儲(chǔ)器100的各種處理。進(jìn)而，CPU230執(zhí)行各種運(yùn)算。例如，執(zhí)行數(shù)據(jù)的加密處理或隨機(jī)化處理等。
[0046]ECC 電路260 執(zhí)行數(shù)據(jù)的錯(cuò)誤訂正(ECC:Error Checking and Correcting)處理。也就是說，ECC電路260在寫入數(shù)據(jù)時(shí)基于寫入數(shù)據(jù)而產(chǎn)生奇偶性，在讀出時(shí)根據(jù)奇偶性產(chǎn)生校正子而檢測(cè)錯(cuò)誤，并訂正該錯(cuò)誤。另外，CPU230也可以具有ECC電路260的功能。
[0047]內(nèi)置存儲(chǔ)器220例如為DRAM (Dynamic Random Access Memory,動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)等半導(dǎo)體存儲(chǔ)器，被用作CPU230的工作區(qū)。并且，內(nèi)置存儲(chǔ)器220保持用來管理NAND型閃速存儲(chǔ)器100的固件、或各種控制表等。
[0048]<關(guān)于非易失性半導(dǎo)體存儲(chǔ)裝置的構(gòu)成>
[0049]接下來，使用圖2來說明第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置100的構(gòu)成。
[0050]如圖所示，NAND型閃速存儲(chǔ)器100大致包括核心部110以及周邊電路120。
[0051]核心部110包括存儲(chǔ)單元陣列111、列解碼器112、感應(yīng)放大器113、失效比特計(jì)數(shù)器電路115以及數(shù)據(jù)鎖存電路116。
[0052]存儲(chǔ)單元陣列111包括多個(gè)(圖2的例中為三個(gè))區(qū)塊此1(出1^0、81^1、81^2、...)，
這些區(qū)塊BLK是分別與字線及比特線相關(guān)聯(lián)的多個(gè)非易失性存儲(chǔ)單元晶體管的集合。區(qū)塊BLK包括共用字線WL的多個(gè)存儲(chǔ)單元晶體管。而且，例如統(tǒng)一刪除同一區(qū)塊BLK內(nèi)的數(shù)據(jù)。各個(gè)區(qū)塊BLK包括多個(gè)串單元SU(SU0、SU1、SU2、…)，這些串單元SU是存儲(chǔ)單元晶體管串聯(lián)而成的NAND串114的集合。當(dāng)然，存儲(chǔ)單元陣列111內(nèi)的區(qū)塊數(shù)或I個(gè)區(qū)塊BLK內(nèi)的串單元數(shù)為任意。而且，在非易失性半導(dǎo)體存儲(chǔ)裝置100中，刪除單位并不限于區(qū)塊BLK，例如可以只將多個(gè)串作為刪除單位，也可以將串單元作為刪除單位。
[0053]列解碼器112對(duì)區(qū)塊地址或頁(yè)面地址進(jìn)行解碼，而將對(duì)應(yīng)的區(qū)塊設(shè)為選擇狀態(tài)。接著，列解碼器112根據(jù)選擇區(qū)塊所選擇的頁(yè)面地址對(duì)選擇串單元及非選擇串單元的選擇柵極以及選擇字線及非選擇字線施加適當(dāng)?shù)碾妷骸?br>[0054]感應(yīng)放大器113在讀出數(shù)據(jù)時(shí)，感應(yīng)或者放大從存儲(chǔ)單元晶體管讀出到比特線的數(shù)據(jù)。而且，感應(yīng)放大器126在寫入數(shù)據(jù)時(shí)，將寫入數(shù)據(jù)傳送給存儲(chǔ)單元晶體管。數(shù)據(jù)讀出及寫入存儲(chǔ)單元陣列111是以多個(gè)存儲(chǔ)單元晶體管為單位進(jìn)行，該單位為頁(yè)。
[0055]數(shù)據(jù)鎖存電路116存儲(chǔ)由感應(yīng)放大器113檢測(cè)出的驗(yàn)證結(jié)果等。
[0056]失效比特計(jì)數(shù)器電路115根據(jù)存儲(chǔ)在數(shù)據(jù)鎖存電路116中的驗(yàn)證結(jié)果來計(jì)數(shù)編程尚未完成的比特?cái)?shù)。接著，失效比特計(jì)數(shù)器電路115將編程尚未完成的比特?cái)?shù)與已設(shè)定的允許失效比特?cái)?shù)進(jìn)行比較，判斷編程動(dòng)作是通過還是失效，并且將判斷結(jié)果通知給定序器121。
[0057]周邊電路120包括定序器121、電荷泵122、寄存器123、驅(qū)動(dòng)器124以及計(jì)數(shù)器125。
[0058]驅(qū)動(dòng)器124將數(shù)據(jù)的寫入、讀出及刪除所需的電壓供給給列解碼器112、感應(yīng)放大器113、失效比特計(jì)數(shù)器電路115以及未圖示的源