非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法
【專利說明】非易失性半導(dǎo)體存儲(chǔ)裝置
[0001][相關(guān)申請案]
[0002]本申請案享受以日本專利申請2014-49430號(hào)(申請日:2014年3月12日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]本實(shí)施方式涉及一種非易失性半導(dǎo)體存儲(chǔ)裝置。
【背景技術(shù)】
[0004]近年來，大量開發(fā)出將存儲(chǔ)單元縱向積層配置的三維非易失性半導(dǎo)體存儲(chǔ)裝置。

【發(fā)明內(nèi)容】

[0005]本實(shí)施方式提供一種可使讀出動(dòng)作成為高可靠性的非易失性半導(dǎo)體存儲(chǔ)裝置。
[0006]根據(jù)一實(shí)施方式，非易失性半導(dǎo)體存儲(chǔ)裝置包含多個(gè)區(qū)塊、多個(gè)存儲(chǔ)串、多個(gè)位線接點(diǎn)、多個(gè)位線、及控制部。多個(gè)區(qū)塊是在與基板平行的平面內(nèi)，沿著第I方向延伸，并排設(shè)于與第I方向交叉的第2方向，由絕緣層與導(dǎo)電層交替重復(fù)地積層形成。多個(gè)存儲(chǔ)串具有存儲(chǔ)單元，該存儲(chǔ)單元是在與第I及第2方向交叉的第3方向貫通多個(gè)區(qū)塊的各者，在內(nèi)側(cè)部設(shè)有半導(dǎo)體柱，在外側(cè)部設(shè)有存儲(chǔ)層，且該存儲(chǔ)單元是在第3方向由多個(gè)存儲(chǔ)單元晶體管所積層形成。多個(gè)位線是連接于存儲(chǔ)串，在第2方向并排設(shè)置。控制部進(jìn)行如下控制，即，以并排設(shè)置的L條的位線為單位，依次讀出連接于位線的存儲(chǔ)單元的數(shù)據(jù)，其中，L為3以上的整數(shù)。
【附圖說明】
[0007]圖1是表示第I實(shí)施方式的存儲(chǔ)單元陣列與感測放大器的框圖。
[0008]圖2是表示圖1的區(qū)域A中的區(qū)塊的示意圖。
[0009]圖3是沿著圖2的A-A線的剖視圖。
[0010]圖4是沿著圖2的B-B線的剖視圖。
[0011]圖5是第I實(shí)施方式的區(qū)塊的等效電路圖。
[0012]圖6是表示第I實(shí)施方式的存儲(chǔ)串的電路圖。
[0013]圖7是表示第I實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置的框圖。
[0014]圖8是表示第I實(shí)施方式的感測放大器與位線驅(qū)動(dòng)器的電路圖。
[0015]圖9(a)及(b)是表示第I實(shí)施方式的以由4連鋸齒鄰接的3根位線為單位讀出數(shù)據(jù)的情況下的示意圖。
[0016]圖10(a)是表示本實(shí)施方式中的讀出位線BLa時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(b)是表示本實(shí)施方式中的讀出位線BLb時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(c)是表示本實(shí)施方式中的讀出位線BLc時(shí)產(chǎn)生的位線接點(diǎn)電容的圖。
[0017]圖11(a)及(b)是表示以由4連鋸齒鄰接的2根位線為單位讀出數(shù)據(jù)的第I比較例的情況的不意圖。
[0018]圖12(a)是表示第I比較例中的讀出位線BLev時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(b)是表示第I比較例中的讀出位線BLod時(shí)產(chǎn)生的位線接點(diǎn)電容的圖。
[0019]圖13是比較本實(shí)施方式與第I比較例中的位線接點(diǎn)電容的圖。
[0020]圖14是表示第I實(shí)施方式的連接于位線的存儲(chǔ)單元的數(shù)據(jù)讀出動(dòng)作的時(shí)序圖。
[0021]圖15是表示圖1的區(qū)域A中的第I變形例的區(qū)塊的示意圖。
[0022]圖16是表示第2變形例的存儲(chǔ)單元陣列的框圖。
[0023]圖17是表示圖16的區(qū)域B及區(qū)域C中的區(qū)塊的示意圖。
[0024]圖18是表示第2實(shí)施方式中的以由4連鋸齒鄰接的3根位線為單位讀出數(shù)據(jù)的情況的示意圖。
[0025]圖19(a)是表示本實(shí)施方式中的讀出位線BLa時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(b)是表示本實(shí)施方式中的讀出位線BLb時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(c)是表示本實(shí)施方式中的讀出位線BLc時(shí)產(chǎn)生的位線接點(diǎn)電容的圖。
[0026]圖20是表示以由4連鋸齒鄰接的2根位線為單位讀出數(shù)據(jù)的第2比較例的情況的示意圖。
[0027]圖21 (a)是表示第2比較例中的讀出位線BLev時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(b)是表示第2比較例中的讀出位線BLod時(shí)產(chǎn)生的位線接點(diǎn)電容的圖。
[0028]圖22是比較本實(shí)施方式與第2比較例的位線接點(diǎn)電容的圖。
[0029]圖23 (a)及(b)是表示第3實(shí)施方式中的以由4連鋸齒鄰接的4根位線為單位讀出數(shù)據(jù)的情況的示意圖。
[0030]圖24(a)是表示本實(shí)施方式中的讀出位線BLa時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(b)是表示本實(shí)施方式中的讀出位線BLb時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(c)是表示本實(shí)施方式中的讀出位線BLc時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(d)是表示本實(shí)施方式中的讀出位線BLc時(shí)產(chǎn)生的位線接點(diǎn)電容的圖。
[0031]圖25(a)及(b)是表示以由4連鋸齒鄰接的2根位線為單位讀出數(shù)據(jù)的第3比較例的情況的不意圖。
[0032]圖26(a)是表示第3比較例中的讀出位線BLev時(shí)產(chǎn)生的位線接點(diǎn)電容的圖，(b)是表示第3比較例中的讀出位線BLod時(shí)產(chǎn)生的位線接點(diǎn)電容的圖。
[0033]圖27是比較實(shí)施方式與第3比較例的位線接點(diǎn)電容的圖。
[0034]圖28是表不第3變形例的4連銀齒的區(qū)塊的不意圖。
[0035]圖29是表示以由3連鋸齒鄰接的3根位線為單位讀出數(shù)據(jù)時(shí)的第4變形例的示意圖。
[0036]圖30是表示以由4連鋸齒鄰接的4根位線為單位讀出數(shù)據(jù)的第5變形例的情況的示意圖。
[0037]圖31是表示圖1的區(qū)域A中的第6變形例的區(qū)塊的示意圖。
[0038]圖32是表示圖1的區(qū)域A中的第7變形例的區(qū)塊的示意圖。
【具體實(shí)施方式】
[0039]下面，一邊參照附圖一邊對本發(fā)明的實(shí)施方式進(jìn)行說明。在非易失性半導(dǎo)體存儲(chǔ)裝置中，若考慮存儲(chǔ)器芯片的容量、頁長、區(qū)塊大小等，則有效的是將存儲(chǔ)串呈鋸齒狀配置。在存儲(chǔ)串為鋸齒狀的情況下，會(huì)受到因鄰接的位線接點(diǎn)彼此的電容產(chǎn)生的噪音。若接收的噪音的量增加，則存在產(chǎn)生讀出動(dòng)作的可靠性下降、讀出時(shí)間的長時(shí)間化等問題。
[0040]實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置是將包含例如由存儲(chǔ)單元晶體管縱向積層形成的存儲(chǔ)單元的存儲(chǔ)串呈鋸齒狀配置而成的三維非易失性半導(dǎo)體存儲(chǔ)裝置。此外，并不限定于該情況。
[0041](第I實(shí)施方式)
[0042]首先，參照附圖對第I實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置進(jìn)行說明。圖1是表示存儲(chǔ)單元陣列與感測放大器的框圖。圖2是表示圖1的區(qū)域A中的區(qū)塊的示意圖。圖3是沿著圖2的A-A線的剖視圖。圖4是沿著圖2的B-B線的剖視圖。在本實(shí)施方式中，將多個(gè)存儲(chǔ)串以K連(其中，K為3以上的整數(shù))配置成鋸齒狀，以鄰接的L根(其中，L為3以上的整數(shù))的位線為單位，依次讀出連接于位線的存儲(chǔ)單元的數(shù)據(jù)。具體來說，以K的值為4、L的值為3的情況為例進(jìn)行說明。
[0043]如圖1所示，存儲(chǔ)單元陣列I包含區(qū)塊BLKO至BLKs。區(qū)塊BLKO至BLKs沿著X方向(第I方向)延伸，且在Y方向(第2方向)并排設(shè)置。選擇柵極線SGS0、字線WLO至WLm、選擇柵極線S⑶O連接于區(qū)塊BLKO。選擇柵極線SGSl、字線WLO至WLm、選擇柵極線S⑶I連接于區(qū)塊BLK1。選擇柵極線SGS2、字線WLO至WLm、選擇柵極線S⑶2連接于區(qū)塊BLK2。選擇柵極線SGSs、字線WLO至WLm(其中，m為2以上的整數(shù))、選擇柵極線SOTs連接于區(qū)塊BLKs。
[0044]位線BLO至BLn沿著Y方向(第2方向)延伸，且在X方向(第I方向)并排設(shè)置。位線BLO至BLn(其中，η為2以上的整數(shù))將區(qū)塊BLKO至BLKs的各者與感測放大器2之間連接。感測放大器2讀出連接于位線BL的存儲(chǔ)單元MC的數(shù)據(jù)。
[0045]如圖2所示，例如，在區(qū)塊BLKO與區(qū)塊BLK1，多個(gè)存儲(chǔ)串MS以4連配置成鋸齒狀。多個(gè)存儲(chǔ)串MS具有相同形狀，經(jīng)由位線接點(diǎn)BLCO或位線接點(diǎn)BLCl而連接于位線BL。位線接點(diǎn)BLCO相對于X方向(第I方向)而設(shè)于一側(cè)(例如圖中左側(cè))。位線接點(diǎn)BLCl相對于X方向(第I方向)而設(shè)于另一側(cè)(例如圖中右側(cè))。此外，關(guān)于相對于X方向(第I方向)設(shè)于一側(cè)(例如圖中左側(cè))、相對于X方向(第I方向)設(shè)于另一側(cè)(例如圖中右側(cè))的表述在實(shí)施方式中相同，因此以下省略關(guān)于(例如圖中左側(cè))、(例如圖中右側(cè))的表述。
[0046]具體來說，位線BLO (第I位線)是經(jīng)由位線接點(diǎn)BLCO (第I位線接點(diǎn))，相對于Y方向(第2方向)從一側(cè)(例如圖中上側(cè))觀察時(shí)連接于第I個(gè)存儲(chǔ)串MS0。此外，關(guān)于相對于Y方向(第2方向)一側(cè)(例如圖中上側(cè))的記載于實(shí)施方式中相同，因此以下省略關(guān)于(例如圖中上側(cè))的表述。位線BLl (第2位線)是經(jīng)由位線接點(diǎn)BLCl (第2位線接點(diǎn))，相對于Y方向(第2方向)從一側(cè)觀察時(shí)連接于第3個(gè)存儲(chǔ)串MSI。位線BL2(第3位線)是經(jīng)由位線接點(diǎn)BLCO(第I位線接點(diǎn))，相對于Y方向(第2方向)從一側(cè)觀察時(shí)連接于第2個(gè)存儲(chǔ)串MS2。位線BL3 (第4位線)是經(jīng)由位線接點(diǎn)BLCl (第2位線接點(diǎn))，相對于Y方向(第2方向)從一側(cè)觀察時(shí)連接于第4個(gè)存儲(chǔ)串MS3。此外，位線BL4(第5位線)及以后的位線重復(fù)具有相同的配置形狀，因此省略說明。
[0047]如圖3所不,半導(dǎo)體層12設(shè)于娃基板11的第一主面上。半導(dǎo)體層12具有與娃基板11不同的導(dǎo)電型。于此，半導(dǎo)體層12是連接于源極線SL。存儲(chǔ)串MSO與存儲(chǔ)串MS4是在X方向(第I方向)上相互隔開地配置。存儲(chǔ)串MSO與存儲(chǔ)串MS4設(shè)于半導(dǎo)體層12的第一主面上，且在圖中的Z方向(第3方向)貫通作為積層體的區(qū)塊BLK0。
[0048]在存儲(chǔ)串MSO與存儲(chǔ)串MS4的周圍，在半導(dǎo)體層12上積層形成有絕緣層13、導(dǎo)電層14、絕緣層15、導(dǎo)電層16、...、絕緣層15、導(dǎo)電層16、絕緣層17、導(dǎo)電層18、絕緣層19。存儲(chǔ)串MSO與存儲(chǔ)串MS4在內(nèi)側(cè)部設(shè)有半導(dǎo)體柱SEL，在外側(cè)部設(shè)有存儲(chǔ)層ML。存儲(chǔ)層ML是由具有例如捕獲電荷的0N0(氧化膜-氮化膜-氧化膜)結(jié)構(gòu)的多個(gè)絕緣膜構(gòu)成。
[0049]存儲(chǔ)串MSO與存儲(chǔ)串MS4于Z方向(第3方向)形成有選擇晶體管STS、由存儲(chǔ)單元晶體管積層形成的存儲(chǔ)單元MC、及選擇晶體管STD。選擇晶體管STS是具有導(dǎo)電體層14成為柵極電極的MONOS結(jié)構(gòu)的晶體管。存儲(chǔ)單元晶體管是具有導(dǎo)電體層16成為柵極電極的MONOS結(jié)構(gòu)的晶體管。選擇晶體管STD是具有導(dǎo)電體層18成為柵極電極的MONOS結(jié)構(gòu)的晶體管。
[0050]在絕緣層20埋設(shè)有位線接點(diǎn)BL0。存儲(chǔ)串MSO是經(jīng)由位線接點(diǎn)BLCO而連接于位線BL0。存儲(chǔ)串MS4是經(jīng)由位線接點(diǎn)BLCO而連接于位線BL4。
[0051]如圖4所示，在絕緣層20埋設(shè)有位線接點(diǎn)BL1。存儲(chǔ)串MSl是經(jīng)由位線接點(diǎn)BLCl而連接于位線BLl。存儲(chǔ)串MS5是經(jīng)由位線接點(diǎn)BLCl而連接于位線BL5。
[0052]圖5是區(qū)塊的等效電路圖。圖6是表7]^存儲(chǔ)串的電路圖。圖7是表7]^非易失性半導(dǎo)體存儲(chǔ)裝置的框圖。圖8是表示感測放大器與位線驅(qū)動(dòng)器的電路圖。
[0053]如圖5所示，區(qū)塊BLK是在與硅基板11及半導(dǎo)體層12平行的平面內(nèi)，沿著X方向延伸，且在Y方向并排設(shè)置。
[0054]如圖6所示，存儲(chǔ)串MC是由選擇晶體管STS、存儲(chǔ)單元MC、及選擇晶體管STD構(gòu)成。選擇晶體管STS是由柵極連接于選擇柵極線SGS。存儲(chǔ)單元晶體管MCTO是由柵極連接于字線WL0。存儲(chǔ)單元晶體管MCTl是由柵極連接于字線WLl。存儲(chǔ)單元晶體管MCT2是由柵極連接于字線WL2。存儲(chǔ)單元晶體管MCTm是由柵極連接于字線WLm。選擇晶體管STD是由柵極連接于選擇柵極線S⑶。
[0055]如圖7所示，非易失性半導(dǎo)體存儲(chǔ)裝置90包含存儲(chǔ)單元陣列1、感測放大器2、行解碼器、及電壓產(chǎn)生電路5。非易失性半導(dǎo)體存儲(chǔ)裝置90是三維NAND閃速存儲(chǔ)器。