一次性可編程存儲單元及電路的制作方法
【技術領域】
[0001]本發(fā)明涉及電子電路，更具體地說，本發(fā)明涉及電子電路中一次性可編程(One-Time Programmable, OTP)存儲單元及電路。
【背景技術】
[0002]OTP存儲電路是一種非易失性存儲電路，由于其工藝簡單、成本低的特點廣泛地應用于集成電路設計中?，F(xiàn)有的OTP存儲電路包括浮柵型雪崩注入金屬氧化物半導體(Floating gate Avalanche-1nject1n Metal-Oxide Semiconductor, FAM0S)型 OTP 存儲電路、熔絲型(efuse)OTP存儲電路以及反熔絲型(antifuse)OTP存儲電路等。傳統(tǒng)的FAMOS型OTP存儲電路通常包括一個電流型的靈敏放大器，用于將OTP存儲電路中的電流信號和一個參考電流信號比較，并根據比較結果讀出存儲在該OTP存儲單元內的信息。在這樣的示例中，需要額外增加一個參考電路用于生成參考電流信號。然而引入的參考電路與OTP存儲電路之間可能存在不匹配的問題，導致整個OTP存儲電路不穩(wěn)定。
[0003]熔絲型OTP存儲電路通常采用過電流流過熔絲導致其熔斷，從而使熔絲的電阻值從幾十歐姆變化到幾千歐姆或更高值，進而實現(xiàn)編程的目的。與之相反地，在反熔絲型OTP存儲電路中，反熔絲在編程前具有非常高的電阻值，在熔斷后，其值從幾千歐姆降至幾十歐姆或更低從而實現(xiàn)編程的目的。將熔絲和反熔絲作為OTP存儲材料均是基于其電介質擊穿特性。在編程過程中，熔絲和反熔絲的阻值均要被改變，同時不同類型的熔絲和反熔絲材料具有各不相同的阻值，因此將熔絲和反熔絲作為存儲器的存儲材料不可避免的會帶來穩(wěn)定性問題。同時，熔絲型OTP存儲器電路需要一個高壓選通管，因此OTP存儲電路的每一個存儲單元面積相對較大。此外，在此類運用中，編程所需的高電壓也為外圍電路的設計和優(yōu)化提出了挑戰(zhàn)。
[0004]因此，需要提出一種穩(wěn)定、面積較小同時功耗低的FAMOS型一次性可編程存儲器件。

【發(fā)明內容】

[0005]為解決上述問題，本發(fā)明提供了一種一次性可編程存儲單元，包括:存儲模塊，用于存儲數據，具有第一端和第二端；寫模塊，用于在存儲模塊中寫入數據，具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，其中，寫模塊的第一輸入端用于接收第一寫控制信號，寫模塊的第二輸入端用于接收第二寫控制信號，寫模塊的第一輸出端用于提供第一寫信號至存儲模塊的第一端，寫模塊的第二輸出端用于提供第二寫信號至存儲模塊的第二端，其中，第一寫控制信號和第二寫控制信號為邏輯互補信號，第一寫信號和第二寫信號為邏輯互補信號，第一寫信號和第二寫信號代表需要存儲在存儲模塊中的數據；讀模塊，用于讀出存儲模塊中的數據，具有第一輸入端、第二輸入端、第三輸入端、第一輸出端和第二輸出端，其中，讀模塊的第一輸入端和第二輸入端分別耦接至存儲模塊的第一端和第二端，讀模塊的第三輸入端用于接收一個讀控制信號，其中該讀控制信號是模擬信號，讀模塊的第一輸出端和第二輸出端分別提供第一讀信號和第二讀信號，其中，第一讀信號和第二讀信號代表存儲模塊中存儲的數據，第一讀信號和第二讀信號為邏輯互補信號；負載模塊，具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，其中，負載模塊的第一輸入端和第二輸入端分別接收第一負載控制信號和第二負載控制信號，負載模塊的第一輸出端和第二輸出端分別提供第一負載信號和第二負載信號，其中，第一負載控制信號和第二負載控制信號為邏輯互補信號，第一負載信號和第二負載信號為邏輯互補信號；鎖存模塊，具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，其中，鎖存模塊的第一輸入端用于接收讀模塊的第一讀信號和/或負載模塊的第一負載信號，鎖存模塊的第二輸入端用于接收讀模塊的第二讀信號和/或負載模塊的第二負載信號，鎖存模塊的第一輸出端耦接至一次性可編程存儲單元的第一輸出端，用于提供一次性可編程存儲單元的第一輸出信號，鎖存模塊的第二輸出端耦接至一次性可編程存儲單元的第二輸出端，用于提供一次性可編程存儲單元的第二輸出信號，其中第一輸出信號和第二輸出信號為邏輯互補信號；以及第一多路復用器，包括第一輸入端、第二輸入端、第三輸入端、第一輸出端和第二輸出端，其中第一多路復用器的第一輸入端用于接收一次性可編程存儲單元的第一輸出信號；第一多路復用器的第二輸入端用于接收一次性可編程存儲單元的第二輸出信號；第一多路復用器的第三輸入端用于接收一個控制信號，其中該控制信號是一個模擬信號；第一多路復用器的第一輸出端用于提供一個第一輸出信號作為第一寫控制信號；第一多路復用器的第二輸出端用于提供一個第二輸出信號作為第二寫控制信號。
[0006]本發(fā)明還提供了一種一次性可編程存儲單元，其包括:存儲模塊，用于存儲數據，該存儲模塊具有一個差分結構，該差分結構包括第一浮柵型金屬氧化物半導體(FAMOS)管和第二 FAMOS管，其中，第一 FAMOS管和第二 FAMOS管分別具有源級、漏極和浮置柵極，第一FAMOS管的源極和第二 FAMOS管的源極連接在一起接收一個供電電壓，第一 FAMOS管的漏極作為存儲模塊的第一端，第二 FAMOS管的漏極作為存儲模塊的第二端；寫模塊，用于在存儲模塊中寫入數據，該寫模塊具有一個差分結構，該差分機構包括第一 N型金屬氧化物半導體場效應(NMOS)管和第二NMOS管，第一NMOS管和第二NMOS管分別具有源極、漏極和柵極，第一 NMOS管的源極和第二 NMOS管的源極連接在一起至邏輯地，第一 NMOS管的漏極作為寫模塊的第一輸出端耦接至第一 FAMOS管的漏極，第二 NMOS管的漏極作為寫模塊的第二輸出端耦接至第二 FAMOS管的漏極，第一 NMOS管的柵極作為寫模塊的第一輸入端用于接收第一寫控制信號，第二 NMOS管的柵極作為寫模塊的第二輸入端用于接收第二寫控制信號；以及讀模塊，用于讀出存儲模塊中的數據，該讀模塊具有一個差分結構，該差分機構包括第一 P型金屬氧化物半導體場效應(PMOS)晶體管和第二PMOS管，第一 PMOS管和第二PMOS管分別具有源極、漏極和柵極，第一 PMOS管的源極作為讀模塊的第一輸入端耦接至第一 FAMOS管的漏極，第二 PMOS管的源極第二 PMOS管的源極作為讀模塊的第二輸入端耦接至第二 FAMOS管的漏極，第一 PMOS管的柵極和第二 PMOS管的柵極耦接在一起接收讀控制信號，其中讀控制信號是一個模擬信號，第一 PMOS管的漏極作為讀模塊的第一輸出端用于提供第一讀信號，第二 PMOS管的漏極作為讀模塊的第二輸出端用于提供第二讀信號。
【附圖說明】
[0007]附圖作為說明書的一部分，對本發(fā)明實施例進行說明，并與實施例一起對本發(fā)明的原理進行解釋。為了更好的理解本發(fā)明，將根據以下附圖對本發(fā)明進行詳細描述。
[0008]圖1所示為根據本發(fā)明一個實施例的OTP存儲單元的框圖。
[0009]圖2所示為根據本發(fā)明一個實施例的OTP存儲單元的原理圖。
[0010]圖3所示為根據本發(fā)明另一個實施例的OTP存儲單元的原理圖。
[0011]圖4所示為根據本發(fā)明又一個實施例的OTP存儲單元的原理圖。
[0012]圖5所示為根據本發(fā)明一個實施例的OTP存儲電路的原理圖。
[0013]圖6所示為根據本發(fā)明另一個實施例的OTP存儲電路的原理圖。
【具體實施方式】
[0014]下面將根據多個實施例具體描述本申請的
【發(fā)明內容】
。雖然申請人詳細列舉了本發(fā)明的多個實施例，然而這并非用于限定本發(fā)明的范圍。相反地，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神和范圍內，可在此基礎上做進一步的改進和變化。因此，本申請所限定的范圍應當以本申請的權利要求書所界定的范圍為準，包括所有本申請相關的可替換實施例、修改實施例以及等同實施例等。此外，在本申請接下來具體的描述中，為了能更清晰明確的理解本發(fā)明的內容，申請人描述了大量細節(jié)。但是，對于本領域一般技術人員來講，沒有這些大量細節(jié)的描述，本申請公開的實施例依然能夠施行。在另外的一些實施例中，為了不模糊本申請實施例的重要內容，一些總所周知的電路、材料以及方法均沒有描述。
[0015]圖1所示為根據本發(fā)明一個實施例的I位OTP存儲單元100的框圖。在一個實施例中，OTP存儲單元100包括I位差分FAMOS型OTP存儲單元。
[0016]在圖1中所示實施例中，OTP存儲單元100包括存儲模塊101、寫模塊102和讀模塊 103。
[0017]存儲模塊101具有第一端和第二端，用于存儲數據。存儲模塊101耦接至寫模塊102和讀模塊103，分別接收寫模塊102的輸出信號用于寫操作，以及提供讀模塊103的輸入信號用于讀操作。在一個實施例中，存儲模塊101的第一端耦接至寫模塊102的第一輸出端和讀模塊103的第一輸入端；存儲模塊101的第二端耦接至寫模塊102的第二輸出端和讀模塊103的第二輸出端。
[0018]寫模塊102用于在存儲模塊101中寫入數據，具有第一輸入端、第二輸入端、第一輸出端和第二輸出端。在一個實施例中，寫入的數據包括兩個邏輯互補的信號。寫模塊102的第一輸入端用于接收第一寫控制信號PR0G_H ;寫模塊102的第二輸入端用于接收第二寫控制信號PR0G_L。在一個實施例中，第一寫控制信號PR0G_H和第二寫控制信號PR0G_L為邏輯互補信號，例如當第一寫控制信號PR0G_H為邏輯高時，第二寫控制信號PR0G_L為邏輯低，反之亦然。寫模塊102的第一輸出端和第二輸出端分別耦接至存儲模塊101的第一端和第二端，用于分別提供第一寫信號W_H和第二寫信號W_L。在一個實施例中，第一寫信號W_H和第二寫信號W_L為邏輯互補信號，例如當第一寫信號W_H為邏輯高時，第二寫信號W_L為邏輯低，反之亦然。
[0019]讀模塊103用于將存儲模塊101中的數據讀出，具有第一輸入端、第二輸入端、第三輸入端、第一輸出端和第二輸出端。讀模塊103的第一輸入端和第二輸入端分別親接至存儲模塊101的第一端和第二端，用于分別接收存儲模塊101的輸出信號。讀模塊103的第三輸入端用于接收一個讀控制信號READ，其中該讀控制信號READ是一個模擬信號。讀模塊103用于讀