存儲器電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種存儲器電路。
【背景技術(shù)】
[0002]半導(dǎo)體存儲器是數(shù)字集成電路的重要組成部分，它們對于構(gòu)建基于微處理器的應(yīng)用系統(tǒng)起著至關(guān)重要的作用。存儲器陣列及其外圍電路的性能在很大程度上決定了整個系統(tǒng)的工作狀況，包括速度、功耗等。
[0003]閃存以其便捷、存儲密度高、可靠性好等優(yōu)點成為非揮發(fā)性存儲器中研宄的熱點。典型的閃存包括存儲單元陣列，所述存儲單元陣列具有很多呈行列排列的存儲單元。每個存儲單元被制造成具有控制柵和浮柵的場效應(yīng)晶體管。浮柵用于保留電荷，并且通過薄氧化層與包含在襯底中的源極和漏極區(qū)域隔離。這種存儲單元能夠執(zhí)行，包括編程、讀取、擦除等的各種操作。例如，將電子從漏區(qū)域穿過氧化層隧穿到浮柵上，使存儲單元電性充電。在擦除操作中，使電子穿過氧化層隧穿到柵極，從而將電荷從浮柵中移除。存儲單元中的數(shù)據(jù)由浮柵上是否存在電荷決定。
[0004]但是，現(xiàn)有技術(shù)中在對存儲單元進(jìn)行數(shù)據(jù)讀取時，存在讀出電流不準(zhǔn)確的問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的問題是，現(xiàn)有技術(shù)的存儲單元進(jìn)行數(shù)據(jù)讀取時，存在讀出電流不準(zhǔn)確的問題。
[0006]為解決上述問題，本發(fā)明實施例提供了一種存儲器電路。所述存儲器電路包括:第一存儲單元和第二存儲單元，所述第一存儲單元和第二存儲單元分別包括源極和漏極；第一位線譯碼電路，所述第一位線譯碼電路的第一端與所述第一存儲單元的漏極和所述第二存儲單元的源極電學(xué)連接；第二位線譯碼電路，所述第二位線譯碼電路的第一端與所述第二存儲單元的漏極電學(xué)連接；靈敏放大器，所述靈敏放大器與所述第一位線譯碼電路的第二端電學(xué)連接，適于對流經(jīng)所述第一位線譯碼電路的讀電流進(jìn)行放大；第一電壓跟隨電路，所述第一電壓跟隨電路的輸入端與所述第一位線譯碼電路的第二端電學(xué)連接，輸出端與所述第二位線譯碼電路的第二端電學(xué)連接，其中，所述第一電壓跟隨電路輸出端的電壓小于輸入端的電壓。
[0007]可選地，所述第一電壓跟隨電路輸出端的電壓小于輸入端電壓0.0lV至0.3V。
[0008]可選地，所述第一電壓跟隨電路包括第一電流源、第二電流源、第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管，其中所述第一電流源的第一端接電源電壓，第二端分別連接所述第一 PMOS晶體管和所述第二 PMOS晶體管的源極；所述第一 PMOS晶體管的柵極連接所述第二位線譯碼電路的第二端，漏極連接所述第一 NMOS晶體管的漏極和柵極；所述第二 PMOS晶體管的柵極連接所述第一位線譯碼電路的第二端，漏極連接所述第二 NMOS晶體管的漏極；所述第一 NMOS晶體管和所述第二 NMOS晶體管的柵極互相連接，且源極分別接地；所述第二電流源的第一端接電源電壓，第二端連接所述第二位線譯碼電路的第二端和所述第三NMOS晶體管的漏極；所述第三NMOS晶體管的柵極連接所述第二 PMOS晶體管的漏極和所述第二 NMOS晶體管的漏極，源極接地。
[0009]可選地，所述第一 PMOS晶體管的寬長比小于所述第二 PMOS晶體管的寬長比。
[0010]可選地，還包括第三存儲單元、第四存儲單元、第二電壓跟隨電路、第三位線譯碼電路和第四位線譯碼電路，其中，所述第三存儲單元的源極與所述第二存儲單元的漏極電學(xué)連接，所述第四存儲單元的源極與所述第三存儲單元的漏極電學(xué)連接；所述第二電壓跟隨電路的輸入端與所述第一位線譯碼電路的第二端電學(xué)連接；所述第三位線譯碼電路的第一端與所述第三存儲單元的漏極連接，第二端與所述第二電壓跟隨電路的輸出端連接；所述第四位線譯碼電路的第一端與所述第一存儲單元的源極連接，第二端接地。
[0011]可選地，所述第一存儲單元、所述第二存儲單元、所述第三存儲單元和所述第四存儲單元為分柵式閃存，所述分柵式閃存包括:半導(dǎo)體襯底；位于所述半導(dǎo)體襯底上的柵極；位于所述柵極兩側(cè)的第一存儲位和第二存儲位，所述第一存儲位包括第一浮柵、第一控制柵、和覆蓋所述第一浮柵和所述第一控制柵的第一側(cè)墻，所述第二存儲位包括第二浮柵、第二控制柵、和覆蓋所述第二浮柵和所述第二控制柵的第二側(cè)墻；位于所述第一存儲位、所述第二存儲位和所述半導(dǎo)體襯底與所述柵極之間的隧穿氧化層；位于所述第一存儲位遠(yuǎn)離所述柵極一側(cè)的半導(dǎo)體襯底內(nèi)的源極；以及位于所述第二存儲位遠(yuǎn)離所述柵極一側(cè)的半導(dǎo)體襯底內(nèi)的漏極.
[0012]可選地，所述第一存儲單元、所述第二存儲單元、所述第三存儲單元和所述第四存儲單元的柵極連接字線，第一存儲位的第一控制柵連接第一控制線，第二存儲位的第二控制柵連接第二控制線。
[0013]可選地，所述第一位線譯碼電路、所述第二位線譯碼電路、所述第三位線譯碼電路和所述第四位線譯碼電路分別包括第四NMOS晶體管和第五NMOS晶體管，其中，所述第四NMOS晶體管的漏極作為位線譯碼電路的第一端，源極與第五NMOS晶體管的漏極連接；所述第五NMOS晶體管的源極接地；所述第四NMOS晶體管和所述第五NMOS晶體管的柵極分別接入第一位線選擇電壓和第二位線選擇電壓。
[0014]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0015]本發(fā)明實施例的存儲電路包括第一存儲單元、第二存儲單元、第一位線譯碼電路、第二位線譯碼電路、靈敏放大器和第一電壓跟隨電路。所述第一位線譯碼電路的第一端與所述第一存儲單元的漏極和所述第二存儲單元的源極電學(xué)連接，所述第二位線譯碼電路的第一端與所述第二存儲單元的漏極電學(xué)連接，所述靈敏放大器與所述第一位線譯碼電路的第二端電學(xué)連接，所述第一電壓跟隨電路的輸入端與所述第一位線譯碼電路的第二端電學(xué)連接，輸出端與所述第二位線譯碼電路的第二端電學(xué)連接。本發(fā)明實施例中，所述第一電壓跟隨電路輸出端的電壓小于輸入端的電壓，可以使得所述第二存儲單元源極和漏極的電壓相等或者電壓差減小，使得在對所述第一存儲單元的讀取過程中，流經(jīng)所述第二存儲單元的漏電流為零或者減小，使得靈敏放大器的探測電流與流經(jīng)第一存儲單元的讀電流相等或相近，提高了數(shù)據(jù)讀取準(zhǔn)確性。
【附圖說明】
[0016]圖1是本發(fā)明一實施例的存儲器電路的結(jié)構(gòu)示意圖；
[0017]圖2是本發(fā)明一實施例的分柵式存儲單元的結(jié)構(gòu)示意圖；
[0018]圖3是本發(fā)明一實施例的第一電壓跟隨電路的結(jié)構(gòu)示意圖。
【具體實施方式】
[0019]由【背景技術(shù)】可知，現(xiàn)有技術(shù)存在讀出電流不準(zhǔn)確的問題。
[0020]本發(fā)明的發(fā)明人研宄了現(xiàn)有技術(shù)中對存儲單元進(jìn)行讀取的過程，發(fā)現(xiàn)閃存中存儲單元通常呈陣列排布，在對某一存儲單元選通進(jìn)行數(shù)據(jù)讀取時，由于在該存儲單元周圍的其他存儲單元中存在漏電流，使得靈敏放大器檢測到的電流小于流經(jīng)該被讀取存儲單元的電流，從而導(dǎo)致了讀出電流不準(zhǔn)確的問題。
[0021]基于以上研宄，本發(fā)明實施例提供了一種存儲器電路，所述存儲器電路包括第一存儲單元、第二存儲單元、第一位線譯碼電路、第二位線譯碼電路、靈敏放大器和第一電壓跟隨電路。所述第一存儲單元和第二存儲單元分別包括源極和漏極，所述第一位線譯碼電路的第一端與所述第一存儲單元的漏極和所述第二存儲單元的源極電學(xué)連接，所述第二位線譯碼電路的第一端與所述第二存儲單元的漏極電學(xué)連接，所述靈敏放大器與所述第一位線譯碼電路的第二端電學(xué)連接，適于對流經(jīng)所述第一位線譯碼電路的讀電流進(jìn)行放大，所述第一電壓跟隨電路的輸入端與所述第一位線譯碼電路的第二端電學(xué)連接，輸出端與所述第二位線譯碼電路的第二端電學(xué)連接，其中，所述電壓跟隨電路輸出端的電壓小于輸入端的電壓。通常地，對所述第一存儲單元的數(shù)據(jù)讀取過程中，流經(jīng)所述第一位線譯碼電路的電流大于流經(jīng)第二位線譯碼電路的電流，而由于所述電壓跟隨電路輸出端的電壓小于輸入端的電壓，則經(jīng)所述第一位線譯碼電路和所述第二位線譯碼電路分壓后，所述第二存儲單元的源極和漏極的電壓可以基本相等。因此，減小或者消除了在對所述第一存儲單元的數(shù)據(jù)讀取過程中經(jīng)由所述第二存儲單元的漏電流，使得所述靈敏放大器檢測到的電流與流經(jīng)所述第一存儲單元的電流相近或相等。
[0022]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。
[0023]需要說明的是，提供這些附圖的目的是有助于理解本發(fā)明的實施例，而不應(yīng)解釋為對本發(fā)明的不當(dāng)?shù)南拗?。為了更清楚起見，圖中所示尺寸并未按比例繪制，可能會做放大、縮小或其他改變。
[0024]參考圖1，圖1示出了本發(fā)明一實施例的存儲器電路的結(jié)構(gòu)示意圖。所述存儲器電路包括第一存儲單元1a和第二存儲單元