一次編程存儲(chǔ)器及其相關(guān)存儲(chǔ)單元結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及于一種存儲(chǔ)器，且特別涉及具有鰭式場(chǎng)效晶體管(Fin FET)的一次編程存儲(chǔ)器及其相關(guān)存儲(chǔ)單元結(jié)構(gòu)。
【背景技術(shù)】
[0002]眾所周知，非易失性存儲(chǔ)器在斷電之后仍舊可以保存其資料內(nèi)容。一般來(lái)說(shuō)，當(dāng)非易失性存儲(chǔ)器制造完成并出廠后，使用者即可以編程(program)非易失性存儲(chǔ)器，進(jìn)而將資料記錄在非易失性存儲(chǔ)器中。而根據(jù)編程的次數(shù)，非易失性存儲(chǔ)器可進(jìn)一步區(qū)分為多次編程存儲(chǔ)器(mult1-time programming memory,簡(jiǎn)稱(chēng)MTP存儲(chǔ)器)，或者一次編程存儲(chǔ)器(one time programming memory,簡(jiǎn)稱(chēng) OTP 存儲(chǔ)器)。
[0003]基本上，使用者可以對(duì)MTP存儲(chǔ)器進(jìn)行多次的儲(chǔ)存資料修改。相反地，使用者僅可以編程一次OTP存儲(chǔ)器。一旦OTP存儲(chǔ)器編程完成之后，其儲(chǔ)存資料將無(wú)法修改。
[0004]請(qǐng)參照?qǐng)D1A與圖1B，其所示出為OTP存儲(chǔ)器的存儲(chǔ)單元及其等效電路示意圖。圖1A與圖1B中包括二個(gè)存儲(chǔ)單元110、120，每個(gè)存儲(chǔ)單元110、120中具有二個(gè)晶體管，可稱(chēng)為2T存儲(chǔ)單元。
[0005]如圖圖1A所示，利用淺溝槽隔離結(jié)構(gòu)(STI) 130將P型基板(P_sub) 100區(qū)分為二個(gè)部分以定義出二個(gè)存儲(chǔ)單元110、120的區(qū)域。于第一存儲(chǔ)單元110中，二個(gè)N摻雜區(qū)域111、112之間的P型基板100表面上具有第一柵極結(jié)構(gòu)113，其包括一柵極氧化層(gateoxide layer)、柵極層(gate layer)以及間隔件(spacer)。再者，N摻雜區(qū)域112與淺溝槽隔離結(jié)構(gòu)(STI) 130之間的P型基板100表面上具有第二柵極結(jié)構(gòu)114。再者，N摻雜區(qū)域111連接至位元線BL0、第一柵極結(jié)構(gòu)113連接至字元線WL0、第二柵極結(jié)構(gòu)114連接至控制線CLO。
[0006]同理，于第二存儲(chǔ)單元120中，二個(gè)N摻雜區(qū)域121、122之間的P型基板100表面上具有第一柵極結(jié)構(gòu)123。再者，N摻雜區(qū)域122與淺溝槽隔離結(jié)構(gòu)(STI) 130之間的P型基板100表面上具有第二柵極結(jié)構(gòu)124。再者，N摻雜區(qū)域121連接至位元線BL1、第一柵極結(jié)構(gòu)123連接至字元線WLl、第二柵極結(jié)構(gòu)124連接至控制線CLl。
[0007]如圖1B所示，第一存儲(chǔ)單元110中包括一開(kāi)關(guān)晶體管TOl以及一儲(chǔ)存晶體管T00，開(kāi)關(guān)晶體管TOl柵極連接至字元線WL0,其第一漏/源端(drain/source terminal)連接至位元線BLO ;儲(chǔ)存晶體管T00柵極連接至控制線CL0，其第一漏/源端連接至開(kāi)關(guān)晶體管TOl的第二漏/源端，其第二漏/源端為浮接(floating)。
[0008]同理，第二存儲(chǔ)單元120中包括一開(kāi)關(guān)晶體管Tll以及一儲(chǔ)存晶體管T10，開(kāi)關(guān)晶體管Tll柵極連接至字元線WL1，其第一漏/源端連接至位元線BLl ;儲(chǔ)存晶體管TlO柵極連接至控制線CLl，其第一漏/源端連接至開(kāi)關(guān)晶體管Tll的第二漏/源端，其第二漏/源端為浮接。
[0009]舉例來(lái)說(shuō)，于編程第一存儲(chǔ)單元110時(shí)，提供OV至位元線BLO、3.3V至字元線WLO、6.5V至控制線CL0。則開(kāi)關(guān)晶體管TOl開(kāi)啟(turn on)，并造成儲(chǔ)存晶體管TOO的柵極氧化層被破壞，使得儲(chǔ)存晶體管TOO的柵極與第一漏/源端之間呈現(xiàn)短路的低電阻的特性。因此，第一存儲(chǔ)單元110可視為一第一儲(chǔ)存狀態(tài)。
[0010]另外，于編程第二存儲(chǔ)單元120時(shí)，提供OV至位元線BL1、3.3V至字元線WL1、0V至控制線CU。則開(kāi)關(guān)晶體管Tll開(kāi)啟(turn on)，而儲(chǔ)存晶體管TlO的柵極氧化層不會(huì)被破壞，使得儲(chǔ)存晶體管TlO的柵極與第一漏/源端之間呈現(xiàn)開(kāi)路的高電阻的特性。因此，第二存儲(chǔ)單元120可視為一第二儲(chǔ)存狀態(tài)。
[0011]請(qǐng)參照?qǐng)D1C，其所示出為公知OTP存儲(chǔ)器編程后的存儲(chǔ)單元等效電路示意圖。經(jīng)由上述的方式編程后，第一存儲(chǔ)單元110中的儲(chǔ)存晶體管TOO可等效為一電阻，其具有低電阻的特性，可視為第一儲(chǔ)存狀態(tài)。而第二存儲(chǔ)單元120中的儲(chǔ)存晶體管TlO可等效為一電容，其具有高電阻的特性，可視為第二儲(chǔ)存狀態(tài)。
[0012]請(qǐng)參照?qǐng)D2A與圖2B，其所示出為另一 OTP存儲(chǔ)器的存儲(chǔ)單元及其等效電路示意圖。圖2A與圖2B中包括二個(gè)存儲(chǔ)單元210、220，每個(gè)存儲(chǔ)單元210、220中具有一個(gè)晶體管，可稱(chēng)為IT存儲(chǔ)單元。
[0013]如圖2A所示，利用淺溝槽隔離結(jié)構(gòu)(STI) 230將P型基板(P_sub) 200區(qū)分為二個(gè)部分以定義出二個(gè)存儲(chǔ)單元210、220的區(qū)域。于第一存儲(chǔ)單元210中，N摻雜區(qū)域212與淺溝槽隔離結(jié)構(gòu)230之間的P型基板200表面上形成第一柵極結(jié)構(gòu)214。再者，N摻雜區(qū)域212連接至位元線BL0、第一柵極結(jié)構(gòu)214連接至字元線WL0。
[0014]同理，于第二存儲(chǔ)單元220中，N摻雜區(qū)域222與淺溝槽隔離結(jié)構(gòu)230之間的P型基板200表面上形成第二柵極結(jié)構(gòu)224。再者，N摻雜區(qū)域222連接至位元線BL1、第二柵極結(jié)構(gòu)224連接至字元線WLl。
[0015]由圖2A可知，第一柵極結(jié)構(gòu)214與第二柵極結(jié)構(gòu)224皆包括一柵極氧化層、柵極層以及間隔件。其中，柵極氧化層被區(qū)分為二個(gè)部分，靠近N摻雜區(qū)域222的第一部分柵極氧化層的厚度較厚，靠近淺溝槽隔離結(jié)構(gòu)230的第二部分柵極氧化層的厚度較薄。
[0016]如圖2B所示，第一存儲(chǔ)單元210中的晶體管可等效為一子開(kāi)關(guān)晶體管TOl與一子儲(chǔ)存晶體管T00，子開(kāi)關(guān)晶體管TOl的柵極連接至字元線WL0，其第一漏/源端連接至位元線BLO ;子儲(chǔ)存晶體管TOO柵極連接至字元線WL0，其第一漏/源端連接至子開(kāi)關(guān)晶體管TOl的第二漏/源端，其第二漏/源端為浮接。
[0017]同理，第二存儲(chǔ)單元220中的晶體管可效為一子開(kāi)關(guān)晶體管Tll與一子儲(chǔ)存晶體管T10，子開(kāi)關(guān)晶體管Tll的柵極連接至字元線WLl，其第一漏/源端連接至位元線BLl ;子儲(chǔ)存晶體管TlO柵極連接至字元線WLl，其第一漏/源端連接至子開(kāi)關(guān)晶體管Tll的第二漏/源端，其第二漏/源端為浮接。
[0018]舉例來(lái)說(shuō)，于編程第一存儲(chǔ)單元210時(shí)，提供OV至位元線BL0、5V至字元線WL0。則子開(kāi)關(guān)晶體管TOl開(kāi)啟(turn on)，并造成子儲(chǔ)存晶體管TOO中較薄的柵極氧化層被破壞，使得儲(chǔ)存晶體管TOO的柵極與第一漏/源端之間呈現(xiàn)短路的低電阻的特性。因此，第一存儲(chǔ)單元210可視為一第一儲(chǔ)存狀態(tài)。
[0019]另外，于編程第二存儲(chǔ)單元220時(shí)，提供OV至位元線BLl、3.3V至字元線WLl。貝丨J開(kāi)關(guān)晶體管Tll開(kāi)啟(turn on)，而儲(chǔ)存晶體管TlO中較薄的柵極氧化層亦不會(huì)被破壞，使得儲(chǔ)存晶體管TlO的柵極與第一漏/源端之間呈現(xiàn)開(kāi)路的高電阻的特性。因此，第二存儲(chǔ)單元220可視為一第二儲(chǔ)存狀態(tài)。
[0020]請(qǐng)參照?qǐng)D2C，其所示出為公知OTP存儲(chǔ)器編程后的存儲(chǔ)單元等效電路示意圖。經(jīng)由上述的方式編程后，第一存儲(chǔ)單元210中的儲(chǔ)存晶體管TOO可等效為一電阻，其具有低電阻的特性，可視為第一儲(chǔ)存狀態(tài)。而第二存儲(chǔ)單元220中的儲(chǔ)存晶體管TlO可等效為一電容，其具有高電阻的特性，可視為第二儲(chǔ)存狀態(tài)。
[0021]眾所周知，淺溝槽隔離結(jié)構(gòu)(STI)是用來(lái)隔絕二個(gè)晶體管，使得二個(gè)晶體管之間不會(huì)形成溝道(channel)而產(chǎn)生漏電并互相影響。換句話說(shuō)，將淺溝槽隔離結(jié)構(gòu)運(yùn)用在OTP存儲(chǔ)器用來(lái)防止二存儲(chǔ)單元之間形成N型摻雜區(qū)，避免于存儲(chǔ)單元編程時(shí)產(chǎn)生漏電至相鄰的存儲(chǔ)單元而造成編程失敗。
[0022]再者，在存儲(chǔ)單元中，儲(chǔ)存存儲(chǔ)器的柵極結(jié)構(gòu)需要覆蓋在淺溝槽隔離結(jié)構(gòu)上。而為了防止對(duì)準(zhǔn)偏差(misalignment)，在存儲(chǔ)單元的制作過(guò)程，需要提供一些保留區(qū)域(margin)。所以存儲(chǔ)單元的尺寸會(huì)較大。另一方面，由于淺溝槽隔離結(jié)構(gòu)的尺寸非常大，也會(huì)使得存儲(chǔ)單元之間的距離變大。因此，公知OTP存儲(chǔ)器的尺寸無(wú)法進(jìn)一步的縮小。
[0023]再者，公知的OTP存儲(chǔ)器中，其開(kāi)關(guān)晶體管是以平面式的晶體管(planarFET)來(lái)實(shí)現(xiàn)，其柵極位于溝道(channel)上方表面。因此，較難控制晶體管的溝道電流(channelcurrent)。

【發(fā)明內(nèi)容】

[0024]本發(fā)明的目的是提出一種一次編程存儲(chǔ)器，其特征在于存儲(chǔ)單元之間并無(wú)淺溝槽隔離結(jié)構(gòu)，用以縮小存儲(chǔ)單元之間的距離，并且有效地縮小OTP存儲(chǔ)器的尺寸。而另一特征在于OTP存儲(chǔ)器中的開(kāi)關(guān)晶體管以鰭式場(chǎng)效晶體管(FIN FET)來(lái)實(shí)現(xiàn)，因此可更有效地控制存儲(chǔ)單元中的驅(qū)動(dòng)電流(driving current)。
[0025]本發(fā)明為一種一次編程存儲(chǔ)器，包括:一第一型區(qū)域；一鰭狀結(jié)構(gòu)凸出于該第一型區(qū)域，且該鰭狀結(jié)構(gòu)中具有一第一第二型摻雜區(qū)域、一第二第二型摻雜區(qū)域；一第一柵極結(jié)構(gòu)，形成于該鰭狀結(jié)構(gòu)上且位于該第一第二型摻雜區(qū)域與該第二第二型摻雜區(qū)域之間，其中該第一柵極結(jié)構(gòu)覆蓋于該鰭狀結(jié)構(gòu)的上方以及二側(cè)表面；以及一第二柵極結(jié)構(gòu)，形成于該鰭狀結(jié)構(gòu)上且位于該第二第二型摻雜區(qū)域的一側(cè)，其中該第二柵極結(jié)構(gòu)覆蓋于該鰭狀結(jié)構(gòu)的上方以及二側(cè)表面；其中，該鰭狀結(jié)構(gòu)、該第一第二型摻雜區(qū)域、該第二第二型摻雜區(qū)域與該第一柵極結(jié)構(gòu)形成一第一存儲(chǔ)單元中的一第一開(kāi)關(guān)晶體管；該鰭狀結(jié)構(gòu)、該第二第二型摻雜區(qū)域與該第二柵極結(jié)構(gòu)形成該第一存儲(chǔ)單元中的一第一儲(chǔ)存晶體管，該第一開(kāi)關(guān)晶體管的柵極端連接至一第一字元線，該第一開(kāi)關(guān)晶體管的第一漏/源端連接至一第一位元線，該第一開(kāi)關(guān)晶體管的第二漏/源端連接至該第一儲(chǔ)存晶體管的第一漏/源端，該第一儲(chǔ)存晶體管的第二漏/源端為浮接，該第一儲(chǔ)存晶體管的柵極端連接至一第一控制線。
[0026]在本發(fā)明的一次編程存儲(chǔ)器的一個(gè)實(shí)施方式中，該鰭狀結(jié)構(gòu)中具有一第三第二型摻雜區(qū)域、一第四第二型摻雜區(qū)域，且該一次編程存儲(chǔ)器還包括:
[0027]—第三柵極結(jié)構(gòu)，形成于該鰭狀結(jié)構(gòu)上且位于該第三第二型摻雜區(qū)域與該第四第二型摻雜區(qū)域之間，其中該第三柵極結(jié)構(gòu)覆蓋于該鰭狀結(jié)構(gòu)的上方以及二側(cè)表面；以及
[0028]一第四柵極結(jié)構(gòu)，形成于該鰭狀結(jié)構(gòu)上且位于該第四第二型摻雜區(qū)域的一側(cè)，其中該第四柵極結(jié)構(gòu)覆蓋于該鰭狀結(jié)構(gòu)的上方以及二側(cè)表面；
[0029]其中，該鰭狀結(jié)構(gòu)、該第三第二型摻雜區(qū)域、該第四第二型摻雜區(qū)域與該第三柵極結(jié)構(gòu)形成一第二存儲(chǔ)單元中的一第二開(kāi)關(guān)晶體管；該鰭狀結(jié)構(gòu)、該第四第二型摻雜區(qū)域與該第四柵極結(jié)構(gòu)形成該第二存儲(chǔ)單元中的一第二儲(chǔ)存晶體管，該第二開(kāi)關(guān)晶體管的柵極端連接至一第二字元線，該第二開(kāi)關(guān)晶體管的第一漏/源端連接至該第一位元線，該第二開(kāi)關(guān)晶體管的第二漏/源端連接至該第二儲(chǔ)存晶體管的第一漏/源端，該第二儲(chǔ)存晶體管的第二漏/源端為浮接，該第二儲(chǔ)存晶體管的柵極端連接至一第二控制線。
[0030]在本發(fā)明的一次編程存儲(chǔ)器的另一個(gè)實(shí)施方式中，該一次編程存儲(chǔ)器還包括:
[0031]一第三存儲(chǔ)單元，包括一第三開(kāi)關(guān)晶體管與一第三儲(chǔ)存晶體管，其中該第三開(kāi)關(guān)晶體管的柵極端連接至該第一字元線，該第三開(kāi)關(guān)晶體管的第一漏/源端連接至一第二位元線，該第三開(kāi)關(guān)晶體管的第二漏/源端連接至該第