一種高可靠sram編譯器控制電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電路，尤其是一種高可靠SRAM編譯器控制電路，SRAM全稱為Static Random Access Memory (靜態(tài)隨機(jī)存儲器)，屬于控制電路領(lǐng)域。
【背景技術(shù)】
[0002]全定制的SRAM設(shè)計周期長，而且需要耗費(fèi)大量的人力、物力。SRAM的電路結(jié)構(gòu)相對固定，是由某些固定的組成部分組成的，是一種規(guī)整電路。而這些部分在不同容量、位寬等條件的SRAM中是可以重用的，可以用這些部分組成基本單元庫。我們完全可以在這些可復(fù)用單元的基礎(chǔ)上，以軟件的方式，通過一定的拼接方式得到不同配置的SRAM電路，這就是SRAM的編譯技術(shù)。這里的配置即SRAM的地址位寬度，數(shù)據(jù)位寬度等信息。但是在拼接基本單元時，SRAM的可靠性會隨著SRAM的容量的增大而下降。這主要是因?yàn)殡S著容量的變大，SRAM在讀操作時，經(jīng)過相同的放電時間，被讀取的單元的兩條位線BL (12)和BLB (13)之間的電壓差不斷縮小。
[0003]如圖3所示，未加入所述控制電路的情況下，SRAM讀操作靈敏放大器對位線BL (12), BLB (13)的電壓差進(jìn)行采樣時，被讀取SRAM單元位線BL(12)的電壓(39)和BLB(13)的電壓(35)的電壓差(32)與SRAM配置之間的關(guān)系。圖中，橫坐標(biāo)為SRAM的容量。SRAM的容量是SRAM的地址空間和數(shù)據(jù)位寬的積。假設(shè)地址位寬為n，則。"被稱為地址空間。圖中2x與2x+l之間的曲線表示地址空間為2x，電壓與數(shù)據(jù)位寬的關(guān)系(X可以等于圖中的k，k+1，k+2......)，k、m都是整數(shù)。
[0004]圖3中31表示靈敏放大器可識別的最小電壓，低于此值，靈敏放大器將不能正確的讀出。32表示靈敏放大器對位線BL (12)、BLB (13)的電壓差進(jìn)行采樣時，位線BL (12)、BLB (13)間的電壓差。33表示靈敏放大器對位線BL(12)、BLB (13)的電壓差進(jìn)行采樣時，位線BL(12)、BLB(13)間的電壓差最大值。34表示靈敏放大器對位線BL(12)、BLB(13)的電壓差進(jìn)行采樣時，位線BL(12)、BLB(13)間的電壓差最小值。35表示36表示在可配置范圍內(nèi)，靈敏放大器對位線BL(12)、BLB(13)的電壓差進(jìn)行采樣時位線BL(12)電壓的最大值。37,38分別表示可配置范圍的最小、最大值。
[0005]從圖3中我們可以看出，隨著地址和位寬的增加，SRAM讀操作時BL(12)的電壓
(39)和BLB(13)的電壓(35)之間的電壓差(32)不斷縮小。其中隨著地址位寬的變化，這種趨勢更加明顯。
[0006]如圖2所示，這是因?yàn)楫?dāng)SRAM的地址位和數(shù)據(jù)位增大時，其陣列高度增大，導(dǎo)致陣列位線BL(21)，BLB(22)上的電容增大，而且關(guān)鍵信號路徑也會變長，導(dǎo)致關(guān)鍵信號延時變大。這些因素都會導(dǎo)致位線BL(12)放電速度變慢，進(jìn)而導(dǎo)致經(jīng)過相同的放電時間，配置較高的SRAM讀操作時位線電壓差(32)下降。如圖4所示，圖中41，42，42三條曲線分別表示三種不同容量的SRAM，在讀操作過程中位線BL(12)和BLB(13)之間的電壓差與BL(12)放電時間的關(guān)系。圖中曲線43所代表的SRAM的容量最大，曲線42所代表的SRAM次之，曲線41所代表的SRAM的容量最小。從圖中可以看出，讀操作時，容量越大的SRAM單元位線BL(12)放電較慢(表現(xiàn)為曲線更加平緩)，而且在經(jīng)過時間tq時，BL(12)與BLB(13)之間的電壓差也越小。如果不中止放電過程，經(jīng)過一段時間，所有的SRAM位線都放電到地電平。圖中tl、t2、t3分別表示三種不同配置的SRAM電路放電終止的時間。容量小的SRAM由于位線BL (12)放電較快，會在更短的時間內(nèi)放至地電平。
[0007]當(dāng)配置比較高時，SRAM讀操作時位線BL(12)和BLB(13)之間的電壓差(32)的下降，會導(dǎo)致抗干擾能力的下降。例如電源電壓抖動，環(huán)境的變化等，都可能使BL和BLB之間無法建立充分的電壓差，從而使SRAM讀出錯誤的數(shù)據(jù)。另外，這種現(xiàn)象也會導(dǎo)致SRAM可配置范圍的減小。

【發(fā)明內(nèi)容】

[0008]本發(fā)明解決的技術(shù)問題是:克服現(xiàn)有技術(shù)的不足，提供一種高可靠SRAM編譯器控制電路，該電路為帶反饋的脈沖產(chǎn)生電路，可以消除不同的配置對于SRAM讀出時位線BL(12)和BLB(13)之間電壓差的影響，實(shí)現(xiàn)高可靠性。
[0009]本發(fā)明的技術(shù)解決方案是:一種高可靠SRAM編譯器控制電路，包括存儲陣列(61)、控制電路(62)、靈敏放大器出3)?？刂齐娐贰?)包含由或非門、反向器和存儲單元組成的脈沖產(chǎn)生電路；
[0010]存儲陣列￠1)包括多個存儲單元，每個存儲單元包括字線WL(Il)、位線BL(12)、位線BLB(13)、第一晶體管、第二晶體管、內(nèi)部存儲模塊(14);內(nèi)部存儲模塊(14)存儲邏輯O和邏輯I ;第一晶體管、第二晶體管包括源極、柵極、漏極；字線WL(Il)連接第一晶體管和第二晶體管的柵極，第一晶體管的源極連接位線BL(12)，第一晶體管的漏極連接內(nèi)部存儲模塊(14)，第二晶體管的的源極連接位線BLB(13)，第二晶體管的漏極連接內(nèi)部存儲模塊(14);多個存儲單元排成多行多列的陣列，每行的存儲單元通過字線WL(Il)相連，每列存儲單元的位線BL (12)連接在一起，每列存儲單元的位線BLB (13)連接在一起；
[0011]根據(jù)控制電路(62)中的或非門的輸出端Y產(chǎn)生的脈沖寬度為2ns?5ns的脈沖，此脈沖作為原始脈沖，經(jīng)過延時線與非門為主的時序控制電路，產(chǎn)生控制存儲陣列(61)的脈沖和靈敏放大器￠3)的脈沖，再根據(jù)外部輸入的地址和讀信號，將控制存儲陣列￠1)的脈沖輸入到與外部輸入的地址相應(yīng)的字線和位線上，以進(jìn)行此存儲單元的讀操作，即根據(jù)內(nèi)部存儲模塊(14)存儲的邏輯，使位線BL (12)或位線BLB (13)進(jìn)行放電，產(chǎn)生位線BL (12)和位線BLB(13)的電壓，位線BL(12)和位線BLB(13)分別連接靈敏放大器的兩路輸入；在靈敏放大器(63)的脈沖控制下，位線BL(12)和位線BLB(13)的電壓輸送到靈敏放大器的兩路輸入上，當(dāng)位線BL (12)的電壓小于位線BLB (13)的電壓，靈敏放大器將位線BL (12)和位線BLB (13)的電壓的電壓差轉(zhuǎn)換為邏輯I，當(dāng)位線BL (12)的電壓大于位線BLB (13)的電壓，靈敏放大器將位線BL(12)和位線BLB(13)的電壓的電壓差轉(zhuǎn)換為邏輯O ;
[0012]根據(jù)控制電路(62)中的或非門的輸出端Y產(chǎn)生的脈沖寬度為2ns?5ns的脈沖，此脈沖作為原始脈沖，經(jīng)過延時線與非門為主的時序控制電路，產(chǎn)生控制存儲陣列(61)的脈沖，再根據(jù)外部輸入的地址和寫信號，將這個脈沖輸入到與外部輸入的地址相應(yīng)的字線和位線上，以進(jìn)行此存儲單元的寫操作，此時位線BL(12)和位線BLB(13)的一條設(shè)置為邏輯1，另一條強(qiáng)制設(shè)置為邏輯0，第一晶體管將位線BL(12)的電壓傳送至內(nèi)部存儲模塊
(14)，第二晶體管將位線BLB (13)的電壓傳送至內(nèi)部存儲模塊(14)，位線BL (12)的電壓小于位線BLB(13)的電壓，內(nèi)部存儲模塊(14)置為邏輯1，位線BL(12)的電壓大于位線BLB(13)的電壓，內(nèi)部存儲模塊(14)置為邏輯O ;
[0013]或非門的兩個輸入端的第一輸入端A連接外部輸入，將或非門的兩個輸入端的第二輸入端B連接反向器的輸出，反向器的輸入連接位線BL (12)，或非門的輸出端Y連接存儲陣列(61)的字線WL(Il)；
[0014]將或非門的兩個輸入端的第一輸入端A的初值置為邏輯I，將非門的兩個輸入端的第二輸入端B的初值置為邏輯0，或非門的輸出端Y的初始值為邏輯O ;
[0015]給或非門的第一輸入端A輸入下降沿，或非門的第一輸入端A由I變?yōu)檫壿?，此時或非門的輸出端Y由O變?yōu)檫壿?，此時連接或非門的輸出端Y的存儲陣列(61)的字線WL(Il)為邏輯1，即字線WL打開，使第一晶體管導(dǎo)通；
[0016]內(nèi)部存儲模塊(14)通過第一晶體管對位線BL(12)放電，即位線BL(12)電壓置為邏輯0，輸入到反向器的輸入端；
[0017]反向器將輸入的邏輯O反向，輸出邏輯I，送至或非門的第二輸入端B ;
[0018]或非門將第二輸入端B輸入的邏輯I和或非門的第一輸入端A變后得到的邏輯O進(jìn)行或非運(yùn)算，或非門的輸出端Y由I變?yōu)?，形成脈沖；
[0019]根據(jù)需要的存儲容量，調(diào)整存儲陣列(61)中每列的存儲單元的數(shù)量，每列的存儲陣列的位線BL(12)的長度，即每列的存儲單元的位線BL(12)的長度之和，位線BL(12)上連接的存儲單元的數(shù)量增多，或非門的輸出端Y的脈沖寬度變寬，同時，調(diào)整存儲陣列(61)中的列數(shù)，將存儲陣列(61)中的排成多列的存儲單元的位線BL (12)連接在一起，存儲陣列(61)中的列數(shù)增多，或非門的輸出端Y的脈沖寬度變窄，最終將或非門的輸出端Y的脈沖寬度調(diào)整與2ns?5ns。
[0020]一種高可靠SRAM編譯器控制方法，包括步驟如下:
[0021 ] (I)將或非門的兩個輸入端的第一輸入端A的初值置為邏輯I，將非門的兩個輸入端的第二輸入端B的初值置為邏輯0，或非門的輸出端Y的初始值為邏輯0，進(jìn)行步驟(2);
[0022](2)給或非門的第一輸入端A輸入下降沿，或非門的第一輸入端A由I變?yōu)檫壿?，此時或非門的輸出端Y由O變?yōu)檫壿婭，此時連接或非門的輸出端Y的存儲陣列(61)的字線WL(Il)為邏輯1，即字線WL打開，進(jìn)行步驟(3);
[0023](3)內(nèi)部存儲模塊(14)通過第一晶體管對位線BL(12)放電，即位線BL(12)電壓置為邏輯0，輸入到反向器的輸入端，進(jìn)行步驟(4);
[0024](4)反向器將步驟(3)輸入的邏輯O反向，輸出邏輯1，送至或非門的第二輸入