否與處于Vddsa_n的電源節(jié)點通信。
[0153]BLY控制與COM路徑的通信。BLX控制COM路徑是否與Vddsa_n通信。BLC控制COM路徑是否與位線BL通信。位線可以與一個或更多個NAND串通信。
[0154]所描繪的晶體管可以包括例如η型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)和部分絕緣場效應(yīng)晶體管(PiFET)。例如，STF是PiFET的示例，并且在圖18Α的其他處使用用于標(biāo)識其作為PiFET的符號來標(biāo)識其他PiFET。此外，F(xiàn)CO是nMOS的示例，并且在圖18A中的其他處使用用于標(biāo)識其作為nMOS的符號來標(biāo)識其他nMOS。
[0155]圖18B描繪了在編程操作期間例如在編程驗證迭代的編程部分期間與圖18A的電路相關(guān)的電壓。水平方向描繪時間，豎直方向描繪電壓。波形1870、1871、1872、1873、1874、1875、1876 和 1877 分別指代針對 BLC、BLY、BLQ、VQPW2、BL (阻止)、BL (QPWl)、BL (QPW2)和BL(編程)的電壓。虛線指代浮動電壓而實線指代受驅(qū)電壓。t0至tl的時段用于阻止的位線預(yù)充電。tl至t2的時段用于設(shè)定FLG2和SEN。t2至t3的時段用于QPW2預(yù)充電。t3至t4的時段用于QPWl預(yù)充電。在該示例中，Vbl (阻止)在t2處被鄰近位線耦合得更高，并且由于來自鄰近位線的耦合導(dǎo)致BL(QPW2)在t3處經(jīng)歷了短暫、暫時的增加。
[0156]圖18C描繪了在圖18B的編程部分的不同階段期間圖18A中的FLG節(jié)點和SEN節(jié)點的值。為了加速性能，SEN更新可以與初始位線預(yù)充電并行進(jìn)行，并且FLG更新可以與QPW2預(yù)充電并行進(jìn)行。此外，可以首先預(yù)充電QPW2然后預(yù)充電QPWl以克服位線間耦合問題。如所描繪的那樣，當(dāng)位線被預(yù)充電至Vddsa_p時，當(dāng)在t0至tl處SEN = O并且FLG =O時，設(shè)定阻止模式。當(dāng)t3處SEN = O并且FLG = I時，設(shè)定QPWl慢速編程模式。當(dāng)t2處SEN = I并且FLG = I時設(shè)定QPW2慢速編程模式并且當(dāng)SEN = O并且FLG = O時設(shè)定阻止模式。
[0157]因此，可以看出，在一個實施方式中，用于在非易失性存儲設(shè)備中進(jìn)行編程的方法包括:在編程操作中，對一個非易失性存儲元件施加一個或更多個初始編程脈沖；在一個或更多個編程脈沖中的每個編程脈沖期間，將與所述一個非易失性存儲元件關(guān)聯(lián)的位線的電壓設(shè)定為初始電平(OV)，所述初始電平使得能夠?qū)λ鲆粋€非易失性存儲元件進(jìn)行編程；確定所述一個非易失性存儲元件的Vth何時超過所述一個非易失性存儲元件的目標(biāo)數(shù)據(jù)狀態(tài)(A，B，C)的低驗證電平(VvaL，VvbL, VvcL);以及當(dāng)所述一個非易失性存儲元件的Vth超過低驗證電平時，對所述一個非易失性存儲元件施加附加編程脈沖，保持對施加至所述一個非易失性存儲元件的附加編程脈沖的數(shù)量的計數(shù)，并且在附加編程脈沖期間，根據(jù)計數(shù)將所述位線的電壓設(shè)定為下述一個或更多個階躍式升高了的電平，所述一個或更多個階躍式升高了的電平從初始電平階躍式升高并且使得能夠?qū)λ鲆粋€非易失性存儲元件進(jìn)行編程。
[0158]在另一實施方式中，一種非易失性存儲系統(tǒng)包括:與字線通信的非易失性存儲元件的集合；與每個非易失性存儲元件關(guān)聯(lián)的相應(yīng)的位線；以及控制電路，當(dāng)一個非易失性存儲元件的Vth被驗證為低于低驗證電平時，在施加至所述字線的一個或更多個初始編程脈沖期間，所述控制電路將相應(yīng)的位線中的與所述一個非易失性存儲元件關(guān)聯(lián)的位線的電壓設(shè)定為下述初始電平，所述初始電平使得能夠?qū)λ鲆粋€非易失性存儲元件進(jìn)行編程，并且當(dāng)所述一個非易失性存儲元件的Vth被驗證為處于低驗證電平與高驗證電平之間時，在施加至所述字線的附加編程脈沖期間，所述控制電路將所述位線的電壓設(shè)定為下述不同的階躍式升高了的電平，所述不同的階躍式升高了的電平使得能夠?qū)λ鲆粋€非易失性存儲兀件進(jìn)行編程。
[0159]在另一實施方式中，一種用于在非易失性存儲設(shè)備中進(jìn)行編程的方法包括:在編程操作中針對非易失性存儲元件執(zhí)行一個或更多個編程驗證迭代，每個編程驗證迭代包括編程部分和驗證部分；在所述一個或更多個編程驗證迭代中的每個編程驗證迭代的編程部分期間對與所述非易失性存儲元件關(guān)聯(lián)的位線施加初始電壓；以及檢測所述非易失性存儲元件何時通過所述一個或更多個編程驗證迭代的驗證部分中之一的第一驗證測試。所述方法還包括:響應(yīng)于檢測所述非易失存儲元件何時通過第一驗證測試:進(jìn)行編程操作的第一下一編程驗證迭代，第一下一編程驗證迭代包括編程部分和驗證部分；在第一下一編程驗證迭代的編程部分期間對所述位線施加第一階躍式升高了的電壓；進(jìn)行編程操作的第二下一編程驗證迭代，第二下一編程驗證迭代包括編程部分和驗證部分；以及在第二下一編程驗證迭代的編程部分期間對所述位線施加第二階躍式升高了的電壓，其中，初始電壓、第一階躍式升高了的電壓和第二階躍式升高了的電壓使得能夠?qū)Ψ且资源鎯υM(jìn)行編程。
[0160]提供了用于執(zhí)行本文中提供的方法的對應(yīng)的方法、系統(tǒng)和計算機可讀存儲設(shè)備或處理器可讀存儲設(shè)備。
[0161]已經(jīng)出于說明和描述的目的呈現(xiàn)了在前詳細(xì)描述。所述詳細(xì)描述并不意在窮舉或限制為所公開的確切形式。根據(jù)以上教示可以進(jìn)行很多修改和變型。選擇所描述的實施方式以最佳地解釋本發(fā)明的原理及其實際應(yīng)用，從而使得本領(lǐng)域普通技術(shù)人員能夠適合所構(gòu)思的特定應(yīng)用而在各種實施方式中和與各種修改一起最佳地利用本發(fā)明。意在由所附權(quán)利要求來限定本發(fā)明的范圍。
【主權(quán)項】
1.一種用于在非易失性存儲設(shè)備中進(jìn)行編程的方法，包括: 在編程操作中，對一個非易失性存儲元件(230，240，250，260，270)施加一個或更多個初始編程脈沖(PPn-l，PPn); 在所述一個或更多個初始編程脈沖中的每個編程脈沖期間，將與所述一個非易失性存儲元件關(guān)聯(lián)的位線(BL0，BL1，BL2，BL3，BL4)的電壓(Vbl)設(shè)定為初始電平(Vbl_0，0V)，所述初始電平使得能夠?qū)λ鲆粋€非易失性存儲元件進(jìn)行編程； 確定所述一個非易失性存儲元件的閾值電壓何時超過所述一個非易失性存儲元件的目標(biāo)數(shù)據(jù)狀態(tài)(A，B，C)的低驗證電平(VvaL, VvbL, VvcL);以及 當(dāng)所述一個非易失性存儲元件的閾值電壓超過所述低驗證電平時，對所述一個非易失性存儲元件施加附加編程脈沖(PPn+1，PPn+2，PPn+3，PPn+4)，保持對施加至所述一個非易失性存儲元件的所述附加編程脈沖的數(shù)量的計數(shù)，并且在所述附加編程脈沖期間，根據(jù)所述計數(shù)將所述位線的電壓設(shè)定為一個或更多個階躍式升高了的電平(Vbl_s2，Vbl_s2，Vbl_s3，Vbl_s3a)，所述一個或更多個階躍式升高了的電平從所述初始電平階躍式升高并且使得能夠?qū)λ鲆粋€非易失性存儲元件進(jìn)行編程。2.根據(jù)權(quán)利要求1所述的方法，其中， 在所述附加編程脈沖期間，所述位線的電壓以不同步長階躍式升高。3.根據(jù)權(quán)利要求1或2所述的方法，其中， 針對所述附加編程脈沖中的一個編程脈沖，所述位線的電壓以下述步長階躍式升高，所述步長是所述一個編程脈沖的步長的函數(shù)。4.根據(jù)權(quán)利要求1至3中任一項所述的方法，其中， 所述位線的電壓在所述附加編程脈沖中的三個不同編程脈沖期間階躍式升高。5.根據(jù)權(quán)利要求1至4中任一項所述的方法，其中， 所述位線的電壓在所述附加編程脈沖中的非相鄰編程脈沖(PPn+1，PPn+3)期間階躍式升高，而在位于所述非相鄰編程脈沖之間的編程脈沖(PPn+2)期間不階躍式升高。6.根據(jù)權(quán)利要求1至5中任一項所述的方法，其中， 當(dāng)所述附加編程脈沖中的第一編程脈沖施加至所述一個非易失性存儲元件時，將所述位線的電壓設(shè)定為第一階躍式升高了的電平(Vbl_sl); 當(dāng)所述附加編程脈沖中的第二編程脈沖施加至所述一個非易失性存儲元件時，將所述位線的電壓設(shè)定為高于所述第一階躍式升高了的電平的第二階躍式升高了的電平(Vbl_s2);以及 當(dāng)所述附加編程脈沖中的第三編程脈沖施加至所述一個非易失性存儲元件時，將所述位線的電壓設(shè)定為高于所述第二階躍式升高了的電平的第三階躍式升高了的電平(Vbl_s3，Vbl_s3a)。7.根據(jù)權(quán)利要求6所述的方法，其中， 所述第三階躍式升高了的電平超過所述第二階躍式升高了的電平相應(yīng)的步長； 所述第二階躍式升高了的電平超過所述第一階躍式升高了的電平相應(yīng)的步長；以及 所述第一階躍式升高了的電平超過所述初始電平下述步長，所述步長大于所述第二階躍式升高了的電平的所述相應(yīng)的步長和所述第三階躍式升高了的電平的所述相應(yīng)的步長。8.根據(jù)權(quán)利要求1至7中任一項所述的方法，其中， 通過在與所述一個非易失性存儲元件關(guān)聯(lián)的鎖存器(LP，MP, UP, QPWl，QPW2)的集合(194，195，196，197，300，310，320)中存儲數(shù)據(jù)來保持所述計數(shù)；以及 在所述附加編程脈沖中的每個編程脈沖之前讀取與所述一個非易失性存儲元件關(guān)聯(lián)的所述鎖存器的集合來確定所述計數(shù)。9.根據(jù)權(quán)利要求8所述的方法，其中， 與所述一個非易失性存儲元件關(guān)聯(lián)的所述鎖存器(QPW1，QPW2)的集合存儲指示所述計數(shù)為0、1、2還是3的四個兩位組合。10.根據(jù)權(quán)利要求8或9所述的方法，其中， 在所述一個非易失性存儲元件達(dá)到其目標(biāo)數(shù)據(jù)狀態(tài)(B，C)之前，所述編程操作中的其他非易失性存儲元件(240，250)達(dá)到目標(biāo)數(shù)據(jù)狀態(tài)(A); 與所述一個非易失性存儲元件關(guān)聯(lián)的所述鎖存器的集合包括數(shù)量為大于等于I的NI個鎖存器(QPW1，QPW2)，所述NI個鎖存器每個存儲一位數(shù)據(jù)，根據(jù)所述NI個鎖存器確定所述計數(shù)； 與所述一個非易失性存儲元件關(guān)聯(lián)的所述鎖存器的集合包括數(shù)量為大于等于2的N2個鎖存器(LP，UP)，所述N2個鎖存器每個存儲一位數(shù)據(jù)，根據(jù)所述N2個鎖存器確定所述一個非易失性存儲元件的目標(biāo)數(shù)據(jù)狀態(tài)； 當(dāng)對所述其他非易失性存儲元件未完成編程時:所述N2個鎖存器包括標(biāo)識所述一個非易失性存儲元件的目標(biāo)數(shù)據(jù)狀態(tài)的一個位組合，并且所述一個位組合與標(biāo)識所述其他非易失性存儲元件的目標(biāo)數(shù)據(jù)狀態(tài)的另一位組合不同；以及 當(dāng)對所述其他非易失性存儲元件完成編程時:所述N2個鎖存器包括所述另一位組合，所述另一位組合標(biāo)識所述一個非易失性存儲元件的目標(biāo)數(shù)據(jù)狀態(tài)并且與所述NI個鎖存器組合來提供針對所述計數(shù)的附加值，當(dāng)對所述其他非易失性存儲元件的所述編程尚未完成時，所述計數(shù)并不基于所述N2個鎖存器。11.根據(jù)權(quán)利要求1至10中任一項所述的方法，還包括: 確定所述一個非易失性存儲元件的閾值電壓何時超過高驗證電平(VvaH，VvbH，VvcH)；以及 當(dāng)所述一個非易失性存儲元件的閾值電壓超過所述高驗證電平時，對所述一個非易失性存儲元件施加下一編程脈沖，并且在所述下一編程脈沖期間，將所述位線的電壓設(shè)定為阻止對所述一個非易失性存儲元件進(jìn)行編程的電平。12.—種非易失性存儲系統(tǒng)，包括: 與字線(WL3)通信的非易失性存儲元件(230，240，250，260，270)的集合； 與每個所述非易失性存儲元件關(guān)聯(lián)的相應(yīng)的位線(BL0，BL1，BL2，BL3，BL4);以及 控制電路(MC0,100，110，112，114，116，150，160，165，192)，當(dāng)一個非易失性存儲元件的閾值電壓被驗證為低于低驗證電平(VvaL，VvbL, VvcL)時，在施加至所述字線的一個或更多個初始編程脈沖(PPn-1，PPn)期間，所述控制電路將所述相應(yīng)的位線中的與所述一個非易失性存儲元件關(guān)聯(lián)的位線的電壓(Vbl)設(shè)定為下述初始電平(Vbl_0，0V)，所述初始電平使得能夠?qū)λ鲆粋€非易失性存儲元件進(jìn)行編程；并且當(dāng)所述一個非易失性存儲元件的閾值電壓被驗證為處于所述低驗證電平與高驗證電平(VvaH，VvbH, VvcH)之間時，在施加至所述字線的附加編程脈沖(PPn+1，PPn+2，PPn+3，PPn+4)期間，所述控制電路將所述位線的電壓設(shè)定為下述不同的階躍式升高了的電平(Vbl_s2，Vbl_s2，Vbl_s3，Vbl_s3a)，所述不同的階躍式升高了的電平使得能夠?qū)λ鲆粋€非易失性存儲元件進(jìn)行編程。13.根據(jù)權(quán)利要求12所述的非易失性存儲系統(tǒng)，其中， 所述不同的階躍式升高了的電平增大直到達(dá)到使得能夠?qū)λ鲆粋€非易失性存儲元件進(jìn)行編程的最大電平為止，在此之后，在施加至所述字線的一個或更多個附加編程脈沖中的每個附加編程脈沖期間，所述位線的電壓被設(shè)定為所述最大電平直到所述一個非易失性存儲元件的閾值電壓被驗證為超過所述高驗證電平為止。14.根據(jù)權(quán)利要求12或13所述的非易失性存儲系統(tǒng)，其中， 所述控制電路存儲下述數(shù)據(jù)，所述數(shù)據(jù)指示對在所述一個非易失性存儲元件的閾值電壓被驗證為超過所述低驗證電平之后施加至所述一個非易失性存儲元件的所述附加編程脈沖的計數(shù)，并且所述控制電路基于所述數(shù)據(jù)將所述位線的電壓設(shè)定成所述不同的階躍式升高了的電平。15.根據(jù)權(quán)利要求12至14中任一項所述的非易失性存儲系統(tǒng)，還包括: 與所述一個非易失性存儲元件關(guān)聯(lián)的第一鎖存器和第二鎖存器(LP，MP, UP，QPffl,QPW2)，在所述一個非易失性存儲元件的閾值電壓被驗證為超過所述低驗證電平之后并且在所述附加編程脈沖中的第一編程脈沖施加至所述字線之前，所述控制電路在所述第一鎖存器和所述第二鎖存器中設(shè)定第一位組合，所述第一位組合與所述不同的階躍式升高了的電平中的第一階躍式升高了的電平關(guān)聯(lián)；在所述第一編程脈沖之后并且在所述附加編程脈沖中的第二編程脈沖施加至所述字線之前，所述控制電路在所述第一鎖存器和所述第二鎖存器中設(shè)定第二位組合，所述第二位組合與所述不同的階躍式升高了的電平中的第二階躍式升高了的電平關(guān)聯(lián)，并且所述控制電路響應(yīng)于對所述第一鎖存器和所述第二鎖存器的讀取來確定將所述位線的電壓設(shè)定為所述不同的階躍式升高了的電平中之一；以及在所述第二編程脈沖之后并且在所述附加編程脈沖中的第三編程脈沖施加至所述字線之前，所述控制電路在所述第一鎖存器和所述第二鎖存器中設(shè)定第三位組合，所述第三位組合與所述不同的階躍式升高了的電平中的第三階躍式升高了的電平關(guān)聯(lián)。
【專利摘要】一種針對非易失性存儲元件的集合的編程操作。保持對慢速編程模式中施加至各個存儲元件的編程脈沖的數(shù)量的計數(shù)，并且基于該計數(shù)來調(diào)節(jié)關(guān)聯(lián)的位線電壓?？梢允褂镁哂泄膊介L或不同步長的不同位線電壓。因此，可以使存儲元件的閾值電壓在慢速編程模式中針對每個編程脈沖的變化均勻，從而獲得提高的編程準(zhǔn)確度。當(dāng)處于慢速編程模式時，鎖存器保持對關(guān)聯(lián)的存儲元件所經(jīng)歷的編程脈沖的計數(shù)。當(dāng)存儲元件的閾值電壓低于低驗證電平時，存儲元件處于快速編程模式，當(dāng)存儲元件的閾值電壓處于低驗證電平與高驗證電平之間時，存儲元件處于慢速編程模式。
【IPC分類】G11C11/56, G11C7/12, G11C16/12, G11C16/24
【公開號】CN105051824
【申請?zhí)枴緾N201380055527
【發(fā)明人】迪潘舒·杜塔, 大和田憲, 東谷政昭, 曼·L·木伊
【申請人】桑迪士克技術(shù)有限公司
【公開日】2015年11月11日
【申請日】2013年10月21日
【公告號】EP2912664A1, US8953386, US9013928, US20140119126, US20150092496, WO2014066263A1