非易失性半導(dǎo)體存儲裝置及其控制方法
【專利說明】非易失性半導(dǎo)體存儲裝置及其控制方法
[0001]本申請是2012年3月5日提交的申請?zhí)枮?01210055072.7、發(fā)明名稱為“非易失性半導(dǎo)體存儲裝置及其數(shù)據(jù)寫入方法”的專利申請的分案申請。
技術(shù)領(lǐng)域
[0002]本實(shí)施方式涉及非易失性半導(dǎo)體存儲裝置及其控制方法。
【背景技術(shù)】
[0003]近年來，大量提出了為提高存儲器單元的集成度而按三維配置有存儲器單元的非易失性半導(dǎo)體存儲裝置(層疊型的非易失性半導(dǎo)體存儲裝置)。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的實(shí)施方式提供能夠使存儲器單元所保持的數(shù)據(jù)的可靠性提高的非易失性半導(dǎo)體存儲裝置。
[0005]—方式所涉及的非易失性半導(dǎo)體存儲裝置具有存儲器單元陣列以及控制電路。存儲器單元陣列包括:構(gòu)成為能夠保持多個(gè)閾值電壓分布的多個(gè)存儲器單元；以及共同連接于多個(gè)存儲器單元的柵的多條字線?？刂齐娐?，在執(zhí)行了對存儲器單元施加至少一部分為負(fù)的閾值電壓分布從而刪除存儲器單元的數(shù)據(jù)的刪除工作后，執(zhí)行對存儲器單元施加正的多種閾值電壓分布中的最低的閾值電壓分布的多次的第一寫入工作。存儲器單元陣列具有半導(dǎo)體基板、半導(dǎo)體層、電荷蓄積層以及導(dǎo)電層。半導(dǎo)體層相對于半導(dǎo)體基板在垂直方向上延伸，作為存儲器單元的主體發(fā)揮作用。電荷蓄積層設(shè)置于半導(dǎo)體層的側(cè)面并蓄積電荷。導(dǎo)電層設(shè)置為與半導(dǎo)體層一并夾著電荷蓄積層，作為存儲器單元的柵以及字線發(fā)揮作用?？刂齐娐穼餐B接于各條字線的多個(gè)存儲器單元的每個(gè)執(zhí)行第一寫入工作?？刂齐娐罚诙啻蔚谝粚懭牍ぷ鞯膱?zhí)行時(shí)從控制器接收了執(zhí)行除了刪除工作以及第一寫入工作外的其他的工作的第一執(zhí)行命令的情況下，在多次的第一寫入工作之間執(zhí)行其他的工作。
[0006]根據(jù)上述構(gòu)成，能夠使存儲器單元所保持的數(shù)據(jù)的可靠性提高。
【附圖說明】
[0007]圖1是第一實(shí)施方式所涉及的非易失性存儲器系統(tǒng)100的框圖。
[0008]圖2是第一實(shí)施方式所涉及的存儲器芯片200的框圖。
[0009]圖3是第一實(shí)施方式所涉及的存儲器單元陣列201的電路圖。
[0010]圖4是第一實(shí)施方式所涉及的存儲器單元陣列201的概略立體圖。
[0011]圖5是第一實(shí)施方式所涉及的存儲器單元陣列201的剖視圖。
[0012]圖6是表示第一實(shí)施方式所涉及的存儲器晶體管MTr的閾值電壓分布和數(shù)據(jù)的關(guān)系的圖。
[0013]圖7是表示沒有執(zhí)行第一寫入工作的情況下的問題的圖。
[0014]圖8是表示第一寫入工作所產(chǎn)生的效果的圖。
[0015]圖9是第一實(shí)施方式的狀態(tài)變化圖。
[0016]圖10是第一實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。
[0017]圖11是表示第一實(shí)施方式中的刪除狀態(tài)ST的圖。
[0018]圖12是第一實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。
[0019]圖13是第二實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。
[0020]圖14是表示第二實(shí)施方式中的刪除狀態(tài)ST(I)、ST(2)的圖。
[0021]圖15是第二實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。
[0022]圖16是表示在第三實(shí)施方式中、在對于連接于字線WLl?4的存儲器晶體管MTrl?4的第一寫入工作完成后、第一寫入工作中斷了的情況下的處理的圖。
[0023]圖17是第四實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。
[0024]圖18是第四實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。
[0025]圖19是第五實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。
[0026]圖20是表示其他實(shí)施方式中的存儲器晶體管MTr的閾值電壓分布和數(shù)據(jù)的關(guān)系的圖。
【具體實(shí)施方式】
[0027]下面，參照附圖關(guān)于實(shí)施方式所涉及的非易失性半導(dǎo)體存儲裝置進(jìn)行說明。
[0028](第一實(shí)施方式)
[0029](構(gòu)成)
[0030]首先，參照圖1關(guān)于第一實(shí)施方式所涉及的非易失性存儲器系統(tǒng)的整體構(gòu)成進(jìn)行說明。圖1是本發(fā)明的第一實(shí)施方式所涉及的非易失性存儲器系統(tǒng)100的框圖。
[0031]非易失性存儲器系統(tǒng)100，如圖1所示具有多個(gè)NAND型存儲器芯片200(非易失性半導(dǎo)體存儲裝置)以及控制這些存儲器芯片200的控制器300?？刂破?00與來自于外部的主計(jì)算機(jī)400的控制信號相應(yīng)地工作?？刂破?00對存儲器芯片200進(jìn)行存取以命令執(zhí)行數(shù)據(jù)的讀出、數(shù)據(jù)的寫入或數(shù)據(jù)的刪除等。
[0032]接著，參照圖2關(guān)于存儲器芯片200的具體構(gòu)成進(jìn)行說明。存儲器芯片200如圖2所示，具有非易失地存儲數(shù)據(jù)的存儲器單元陣列201以及控制存儲器單元陣列201的各種電路202?215。
[0033]輸入輸出電路202經(jīng)由輸入輸出數(shù)據(jù)I/O輸入輸出指令、地址以及數(shù)據(jù)。輸入輸出電路202連接于后述的指令寄存器204、狀態(tài)寄存器207、地址寄存器208以及數(shù)據(jù)寄存器 211。
[0034]邏輯電路203接收芯片使能信號/CEl?4、指令鎖存使能信號CLE、地址鎖存使能信號ALE、寫入使能信號/WE、讀出使能信號/RE、寫保護(hù)信號/WP、選擇控制信號PSL以及其他的控制信號。邏輯電路203基于這些信號而進(jìn)行存儲器單元陣列201的控制。邏輯電路203連接于輸入輸出電路202以及后述的控制電路205。指令寄存器204對被輸入于輸入輸出電路202的指令進(jìn)行譯碼。指令寄存器204連接于后述的控制電路205。
[0035]控制電路205進(jìn)行數(shù)據(jù)的轉(zhuǎn)送控制以及寫入/刪除/讀出的順序控制?？刂齐娐?05連接于后述的狀態(tài)寄存器206、207、數(shù)據(jù)寄存器211、列譯碼器212、感測放大器214以及高電壓發(fā)生電路215。
[0036]狀態(tài)寄存器206(表示圖2的RY//BY;下面也稱為第一狀態(tài)寄存器)對就緒(ready) /繁忙(busy)端子輸出表示存儲器芯片200的就緒(ready) /繁忙(busy)狀態(tài)的信號。狀態(tài)寄存器207 (下面也稱為第二狀態(tài)寄存器)從控制電路205接受表示存儲器芯片200的狀態(tài)(通過(pass)/失敗(fail)、就緒(ready)/繁忙(busy)等)的信號，該信號經(jīng)由輸入輸出電路202向主計(jì)算機(jī)400輸出。
[0037]上述狀態(tài)寄存器207具有保持中斷信息的區(qū)域AR。該中斷信息為從控制電路205輸入的信息。中斷信息，全部在對存儲器晶體管MTr進(jìn)行第一寫入工作且在完成前插入中斷工作時(shí)從控制電路205輸入。關(guān)于中斷信息的詳情將后述。
[0038]行地址緩沖器209和/或列地址緩沖器210經(jīng)由地址寄存器208接受、轉(zhuǎn)送地址數(shù)據(jù)。行地址緩沖器209連接于后述的行譯碼器213。列地址緩沖器210連接于后述的列譯碼器212。
[0039]數(shù)據(jù)寄存器211具有如下功能:暫時(shí)保持要向存儲器單元陣列201寫入的寫入數(shù)據(jù)并且暫時(shí)保持從存儲器單元陣列201讀出的數(shù)據(jù)。該寫入數(shù)據(jù)經(jīng)由輸入輸出電路202以及數(shù)據(jù)總線BUS向數(shù)據(jù)寄存器211被轉(zhuǎn)送。
[0040]列譯碼器212以及行譯碼器213，基于從行地址緩沖器209、存儲器單元陣列201供給的地址數(shù)據(jù)，選擇后述的存儲器單元陣列201內(nèi)的字線WL、位線BL、源線SL等，并施加預(yù)定的電壓地進(jìn)行控制。感測放大器214檢測并放大位線BL的電壓，從存儲器單元陣列201讀出數(shù)據(jù)。
[0041]高電壓發(fā)生電路215與各工作模式相應(yīng)地產(chǎn)生必需的高電壓。高電壓發(fā)生電路215基于從控制電路205獲得的指令而產(chǎn)生預(yù)定的高電壓。高電壓發(fā)生電路215連接于存儲器單元陣列201、行譯碼器213以及感測放大器214。
[0042]下面，參照圖3關(guān)于存儲器單元陣列201的電路構(gòu)成詳細(xì)地進(jìn)行說明。
[0043]存儲器單元陣列201如圖3所示包括m個(gè)存儲器塊MB(I)、…MB(m)。另外，下面在總稱全部的存儲器塊MB(I)、…(m)的情況下，有時(shí)也記載為存儲器塊MB。
[0044]各存儲器塊MB分別具有按η行2列的矩陣狀排列的存儲器單元MU (1、I)?MU (2、η) ο η行2列最多就是一例，而不限定于此。下面，有時(shí)也不區(qū)分各存儲器單元MU(Ul)?MU (2、η)而是單純記載為存儲器單元MU。
[0045]存儲器單元MU(1、1)?MU(2、η)的一端連接于位線BL(I)?(η)，存儲器單元MU(Ul)?MU(2、n)的另一端連接于源線SL。位線BL⑴?(η)在行方向上具有預(yù)定間距，以跨多個(gè)存儲器塊MB的方式在列方向上延伸。下面，在總稱全部的位線BL(I)…BL (η)的情況下，有時(shí)也記載為位線BL。
[0046]存儲器單元MU具有存儲器串(memory string)MS、源側(cè)選擇晶體管SSTr以及漏側(cè)選擇晶體管SDTr。
[0047]存儲器串MS如圖3所示具有串聯(lián)連接的存儲器晶體管MTrl?8 (存儲器單元)以及背柵晶體管BTr。存儲器晶體管MTrl?MTr4、MTr5?MTr8分別串聯(lián)連接。另外，存儲器晶體管MTrl?8如后述的圖4以及圖5所示按層疊方向排列。背柵晶體管BTr連接于存儲器晶體管MTr4和存儲器晶體管MTr5之間。
[0048]存儲器晶體管MTrl?MTrS通過在其電荷蓄積層蓄積電荷而保持?jǐn)?shù)據(jù)。背柵晶體管BTr在至少選擇存儲器串MS作為工作對象的情況下變?yōu)閷?dǎo)通狀態(tài)。
[0049