使用新興非易失性存儲器元件及快閃存儲器的制造方法
【專利說明】使用新興非易失性存儲器元件及快閃存儲器
[0001]本申請為發(fā)明名稱為“使用新興非易失性存儲器元件及快閃存儲器”的原中國發(fā)明專利申請的分案申請。原申請的申請?zhí)枮?01080026842.4，申請日為2010年6月4日。
技術(shù)領(lǐng)域
[0002]本文描述的實施例涉及快閃存儲器裝置且更特定來說涉及具有與其一起使用的新興非易失性(NV)存儲器元件的快閃存儲器裝置。
【背景技術(shù)】
[0003]存儲器一般可表征為易失性或非易失性。易失性存儲器(舉例來說，大多數(shù)類型的隨機存取存儲器(RAM))需要恒定電力來維持所存儲的信息。非易失性存儲器不需要電力來維持所存儲的信息。各種類型的非易失性存儲器包括只讀存儲器(ROM)、可擦除可編程只讀存儲器(EPROM)及電可擦除可編程只讀存儲器(EEPROM)。
[0004]快閃存儲器是與單元相反以塊編程及擦除的一種類型的EEPR0M。常規(guī)快閃存儲器裝置包括多個存儲器單元，每一單元提供有由絕緣層覆蓋的浮動?xùn)艠O。還存在上覆所述絕緣層的控制柵極。在所述浮動?xùn)艠O下面的是夾于浮動?xùn)艠O與單元襯底之間的另一絕緣層。此絕緣層為氧化物層且通常稱作隧道氧化物。所述襯底含有經(jīng)摻雜的源極區(qū)及漏極區(qū)，其中溝道區(qū)安置于所述源極區(qū)與所述漏極區(qū)之間。在快閃存儲器裝置中，帶電浮動?xùn)艠O表示一個邏輯狀態(tài)，例如，邏輯值“0”，而不帶電浮動?xùn)艠O表示相反的邏輯狀態(tài)，例如，邏輯值“I”。通過將浮動?xùn)艠O置于這些帶電狀態(tài)中的一者中來編程快閃存儲器單元。通過任何數(shù)目種方法將電荷注入或?qū)懭氲礁訓(xùn)艠O上，所述方法包括(例如)突崩注入、溝道注入、福勒-諾德漢(Fowler-Nordheim)穿隧及溝道熱電子(CHE)注入。可通過任何數(shù)目種方法(包括(例如)福勒-諾德漢穿隧)來放電或擦除浮動?xùn)艠O。此類型的快閃存儲器元件是基于晶體管的非易失性存儲器元件。
[0005]“NAND”及“N0R”架構(gòu)是兩種常見類型的快閃存儲器架構(gòu)。NAND快閃存儲器已獲得勝過NOR快閃存儲器的廣泛普及性，因為NAND快閃存儲器可在給定硅區(qū)域中填裝較大數(shù)目個存儲單元，從而使NAND具有勝過其它非易失性存儲器的密度及成本優(yōu)勢。NAND快閃存儲器裝置通常利用NAND快閃控制器來以逐頁方式將數(shù)據(jù)寫入到NAND。圖1中圖解說明實例性NAND存儲器陣列10。頁12通常編組成塊14，其中塊是NAND快閃存儲器裝置的最小可擦除單位。舉例來說但不進(jìn)行限制，典型NAND快閃存儲器裝置含有每頁122，112個字節(jié)的存儲量且塊14中含有64或128個頁的存儲量。圖1圖解說明塊14包含64個頁12。對于總共具有2，112個字節(jié)的頁12，存在2，048字節(jié)數(shù)據(jù)區(qū)域16及64字節(jié)備用區(qū)域18。備用區(qū)域18通常用于錯誤校正碼(ECC)、冗余單元及/或其它軟件開銷功能?？稍谒鶊D解說明的陣列10中編程的最小實體是位。
[0006]圖2圖解說明NAND快閃存儲器裝置110，其具有存儲器陣列120及通過數(shù)據(jù)線(其統(tǒng)稱為位線(BL))連接到存儲器陣列120的感測電路130。陣列120包含典型的基于晶體管的非易失性快閃存儲器元件。當(dāng)待將數(shù)據(jù)寫入到NAND存儲器陣列中時，最初將數(shù)據(jù)加載到感測電路130中。一旦所述數(shù)據(jù)被鎖存，便使用編程操作將一頁數(shù)據(jù)寫入到存儲器陣列120中的存儲器單元的頁中的一者中。感測電路130通常包含易失性靜態(tài)或動態(tài)存儲器元件。
[0007]圖3中圖解說明感測電路130的一部分的簡化示意圖。如圖可見，存在包含以下器件的感測操作電路132:三個η溝道MOSFET晶體管134、136、138 ;數(shù)據(jù)鎖存器140 ;高速緩沖存儲器鎖存器150及額外η溝道MOSFET晶體管160、162、164、166、168。數(shù)據(jù)鎖存器140圖解說明為包含交叉耦合反相器142、144。高速緩沖存儲器鎖存器150圖解說明為包含交叉耦合反相器152、154。反相器142、144、152、154可各自由(例如)η溝道CMOS晶體管及P溝道晶體管組成，所述晶體管經(jīng)配置以使其柵極耦合在一起且η溝道晶體管的至少一個源極/漏極節(jié)點耦合到P溝道晶體管的源極/漏極節(jié)點。因此，所圖解說明的實例中的數(shù)據(jù)鎖存器140及高速緩沖存儲器鎖存器150實施為靜態(tài)存儲器元件，如果從電路130移除電力那么所述存儲器元件將丟失其內(nèi)容。因此，如果到陣列110(圖2)的電力在將經(jīng)鎖存數(shù)據(jù)拷貝到NAND存儲器陣列中之前丟失那么可發(fā)生其中經(jīng)鎖存數(shù)據(jù)可丟失的情況。因此，本申請案的發(fā)明者了解期望在電力故障或類似條件的情況下防止經(jīng)鎖存信息丟失。
[0008]以圖3實例繼續(xù)，當(dāng)激活連接到晶體管166、168的柵極的數(shù)據(jù)加載/輸出啟用信號data_load/out_en時，數(shù)據(jù)Da、Db經(jīng)由高速緩沖存儲器鎖存器150輸入到感測電路130中。通常，數(shù)據(jù)Da為數(shù)據(jù)Db的互補，且反之亦然。連接于晶體管160的柵極處的數(shù)據(jù)信號Data將數(shù)據(jù)鎖存器140耦合到高速緩沖存儲器鎖存器150。當(dāng)數(shù)據(jù)信號Data處于激活晶體管160的電平時，經(jīng)鎖存數(shù)據(jù)從高速緩沖存儲器鎖存器150傳送到數(shù)據(jù)鎖存器140。檢驗啟用信號Verify_en用于激活連接到晶體管164的晶體管162。晶體管164的柵極連接到數(shù)據(jù)鎖存器140。連接到數(shù)據(jù)鎖存器140的晶體管160的相同節(jié)點還連接到感測操作電路132內(nèi)的晶體管138的節(jié)點。預(yù)充電啟用信號precharge_en控制晶體管136，而位線感測信號blsn控制晶體管134。晶體管134的節(jié)點連接到寫入多路復(fù)用器(wmux)，其中基于輸入數(shù)據(jù)的待寫入數(shù)據(jù)dw發(fā)送到且最終存儲于利用基于晶體管的存儲器元件的常規(guī)非易失性存儲器陣列中。
[0009]如可從所圖解說明的實例看出，需要許多晶體管來實施感測電路130。期望減少感測電路130中使用的電路。還期望增加感測電路130的速度。

【發(fā)明內(nèi)容】

[0010]本發(fā)明涉及存儲器裝置及操作存儲器裝置的方法，在該存儲器裝置中，典型的靜態(tài)和/或動態(tài)組件被新興非易失性NV存儲器元件所替代。該新興非易失性存儲器元件能夠替代靜態(tài)和動態(tài)鎖存器，能夠起到快閃存儲器與外部裝置之間的接口的作用，并能夠用作高速緩沖存儲器鎖存器以用于快閃存儲器陣列。
【附圖說明】
[0011]圖1圖解說明實例性NAND快閃存儲器陣列。
[0012]圖2圖解說明具有存儲器陣列及感測電路的實例性NAND快閃存儲器裝置。
[0013]圖3圖解說明圖2的陣列中使用的感測電路的示意圖。
[0014]圖4圖解說明根據(jù)本文描述的實施例構(gòu)造的實例性快閃存儲器裝置。
[0015]圖5及圖6圖解說明具有圖4的陣列中使用的新興NV元件的實例性感測電路的示意圖。
[0016]圖7圖解說明根據(jù)本文描述的另一實施例構(gòu)造的實例性快閃存儲器裝置。
[0017]圖8圖解說明包含根據(jù)本文揭示的實施例構(gòu)造的新興NV高速緩沖存儲器的實例性快閃存儲器模塊。
[0018]圖9圖解說明與根據(jù)本文揭示的實施例構(gòu)造的快閃存儲器芯片堆疊在一起的新興NV高速緩存芯片的封裝的實例。
[0019]圖10展示并入根據(jù)本文揭示的實施例構(gòu)造的至少一個快閃存儲器裝置的處理器系統(tǒng)。
[0020]圖11展示并入根據(jù)本文揭示的實施例構(gòu)造的至少一個快閃存儲器裝置的通用串行總線(USB)存儲器裝置。
【具體實施方式】
[0021]本文描述的實施例是指新興NV(非易失性存儲器元件)。如本文使用，且根據(jù)相關(guān)存儲器領(lǐng)域中的技術(shù)人員的一般理解，“新興NV存儲器元件”意指不基于晶體管的非易失性存儲器元件，例如相變隨機存取存儲器(PCRAM)、磁阻式隨機存取存儲器(MRAM)、電阻式隨機存取存儲器(PRAM)、鐵電隨機存期存儲器(FeRAM)、自旋轉(zhuǎn)移矩隨機存取存儲器(STTRAM)、納米管存儲器及等效非易失性存儲器元件。<