三維存儲(chǔ)器裝置及其數(shù)據(jù)擦除方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種集成電路及其操作方法，且特別是有關(guān)于一種三維存儲(chǔ)器裝置及其數(shù)據(jù)擦除方法。
【背景技術(shù)】
[0002]隨著集成電路制造技術(shù)的進(jìn)步，疊層多個(gè)平面的存儲(chǔ)單元的三維存儲(chǔ)裝置被發(fā)展出來，藉此獲得更大的儲(chǔ)存容量。傳統(tǒng)上，對(duì)存儲(chǔ)裝置進(jìn)行數(shù)據(jù)擦除時(shí)，空穴需透過在串接選擇線柵端或接地選擇線柵端的柵極引發(fā)漏極泄漏(gated-1nduce drain leakage,GIDO)電流來產(chǎn)生。然而，少數(shù)載子通常移動(dòng)緩慢且容易受結(jié)(junct1n)工藝的影響，進(jìn)而使數(shù)據(jù)擦除速度降低。
[0003]因此，如何提供一種可改善三維存儲(chǔ)裝置的數(shù)據(jù)擦除速度的技術(shù)，乃目前業(yè)界所致力的課題之一。

【發(fā)明內(nèi)容】

[0004]本發(fā)明是有關(guān)于一種三維存儲(chǔ)器裝置及其數(shù)據(jù)擦除方法，利用多階段的擦除，在每一階段中對(duì)被選擇的半導(dǎo)體通道施加擦除電壓，并對(duì)未被選擇的半導(dǎo)體通道(鄰近于被選擇的半導(dǎo)體通道)施加相異于擦除電壓的偏壓以改善整體數(shù)據(jù)擦除時(shí)間，并產(chǎn)生更大的操作存儲(chǔ)器窗。
[0005]根據(jù)本發(fā)明的一方面，提出一種三維存儲(chǔ)器裝置的數(shù)據(jù)擦除方法，其中三維存儲(chǔ)器裝置包括多條字線以及多條半導(dǎo)體通道，這些半導(dǎo)體通道與這些字線交叉設(shè)置以形成多個(gè)存儲(chǔ)單元，該數(shù)據(jù)擦除方法包括以下步驟:首先，在擦除操作的第一階段，施加第一電壓至這些半導(dǎo)體通道的第一半導(dǎo)體通道以擦除定義于第一半導(dǎo)體通道的這些存儲(chǔ)單元所儲(chǔ)存的數(shù)據(jù)，并施加第二電壓至這些半導(dǎo)體通道的第二半導(dǎo)體通道，第二半導(dǎo)體通道是鄰近于第一半導(dǎo)體通道。接著，在擦除操作的第二階段，施加第二電壓至第一半導(dǎo)體通道，并施加第一電壓至第二半導(dǎo)體通道。
[0006]根據(jù)本發(fā)明的另一方面，提出一種三維存儲(chǔ)器裝置，包括多條字線以及多條半導(dǎo)體通道，這些半導(dǎo)體通道與這些字線交叉設(shè)置以形成多個(gè)存儲(chǔ)單元。其中，在擦除操作的第一階段，這些半導(dǎo)體通道的第一半導(dǎo)體通道被施加第一電壓以擦除定義于第一半導(dǎo)體通道的這些存儲(chǔ)單元所儲(chǔ)存的數(shù)據(jù)，這些半導(dǎo)體通道的第二半導(dǎo)體通道被施加第二電壓，第二半導(dǎo)體通道是鄰近于第一半導(dǎo)體通道。在擦除操作的第二階段，第一半導(dǎo)體通道被施加第二電壓，第二半導(dǎo)體通道被施加第一電壓。
[0007]根據(jù)本發(fā)明的又一方面，提出一種三維存儲(chǔ)器裝置，包括多條字線以及多條半導(dǎo)體通道，這些半導(dǎo)體通道與這些字線交叉設(shè)置以形成多個(gè)存儲(chǔ)單元。這些半導(dǎo)體通道包括多個(gè)第一半導(dǎo)體通道以及多個(gè)第二半導(dǎo)體通道，這些第二半導(dǎo)體通道與這些第一半導(dǎo)體通道交錯(cuò)設(shè)置。其中，在擦除操作的第一階段，這些第一半導(dǎo)體通道被施加第一電壓以擦除定義于這些第一半導(dǎo)體通道的這些存儲(chǔ)單元所儲(chǔ)存的數(shù)據(jù)，這些第二半導(dǎo)體通道被施加第二電壓。在擦除操作的第二階段，這些第一半導(dǎo)體通道被施加第二電壓，這些第二半導(dǎo)體通道被施加第一電壓。
[0008]為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下:
【附圖說明】
[0009]圖1繪示依據(jù)本發(fā)明的一實(shí)施例的三維存儲(chǔ)器裝置的數(shù)據(jù)擦除方法的流程圖。
[0010]圖2繪示3DVG架構(gòu)的存儲(chǔ)器裝置的局部示意圖。
[0011]圖3繪示3DVG架構(gòu)的存儲(chǔ)器裝置的存儲(chǔ)器疊層示意圖。
[0012]圖4繪示依據(jù)本發(fā)明實(shí)施例的擦除操作的一階段的波形圖。
[0013]圖5繪示3DVC架構(gòu)的存儲(chǔ)器裝置的局部示意圖。
[0014]圖6繪示針對(duì)3DVC架構(gòu)的存儲(chǔ)器裝置的擦除操作示意圖。
[0015]圖7繪示當(dāng)未被選擇的半導(dǎo)體通道被偏壓于8V、1V或-4V時(shí)，擦除時(shí)間與存儲(chǔ)單元閥電壓(VT)的關(guān)系圖。
[0016]【符號(hào)說明】
[0017]102、104:步驟
[0018]202:存儲(chǔ)器疊層
[0019]Ρ1-Ρ4、ΡΓ -P9’:半導(dǎo)體通道
[0020]BL1-BL4:位線
[0021]SL1、SL2:源極線
[0022]WL:字線
[0023]SSL:串接選擇線
[0024]GSL:接地選擇線
【具體實(shí)施方式】
[0025]以下是提出實(shí)施例進(jìn)行詳細(xì)說明，實(shí)施例僅用以作為范例說明，并不會(huì)限縮本發(fā)明欲保護(hù)的范圍。此外，實(shí)施例中的圖式是省略不必要的元件，以清楚顯示本發(fā)明的技術(shù)特點(diǎn)。
[0026]圖1繪示依據(jù)本發(fā)明的一實(shí)施例的三維存儲(chǔ)器裝置的數(shù)據(jù)擦除方法的流程圖。三維存儲(chǔ)器裝置包括多條字線以及多條半導(dǎo)體通道，此些半導(dǎo)體通道與此些字線交叉設(shè)置以形成多個(gè)存儲(chǔ)單元。在步驟102，在擦除操作的第一階段，第一電壓被施加至此些半導(dǎo)體通道中的第一半導(dǎo)體通道以擦除定義于此第一半導(dǎo)體通道的存儲(chǔ)單元所儲(chǔ)存的數(shù)據(jù)，且第二電壓被施加至此些半導(dǎo)體通道中鄰近于第一半導(dǎo)體通道的第二半導(dǎo)體通道。在步驟104，在擦除操作的第二階段，第二電壓被施加至第一半導(dǎo)體通道，而第一電壓被施加至第二半導(dǎo)體通道。
[0027]上述實(shí)施例中的半導(dǎo)體通道可以是多晶硅或其他合適的材料。第一電壓為用以擦除存儲(chǔ)器數(shù)據(jù)的擦除電壓。在進(jìn)行擦除操作時(shí)，通過半導(dǎo)體通道以及字線之間的跨壓，可使空穴往浮柵移動(dòng)以補(bǔ)償電子，進(jìn)而擦除存儲(chǔ)單元中的數(shù)據(jù)。
[0028]在本實(shí)施例中，第一電壓的電平是相異于第二電壓的電平。在一例子中，第一電壓與第二電壓可具有相反電性。舉例來說，第一電壓的電平可為14伏特，第二電壓的電平可為_4伏特。在擦除操作的第一階段時(shí)，被施加第二電壓的第二半導(dǎo)體通道是作為背柵極(back gate)?；陔娦择詈闲?yīng)，背柵極可對(duì)第一半導(dǎo)體通道感應(yīng)出額外空穴，藉此加速第一半導(dǎo)體通道的存儲(chǔ)單元的數(shù)據(jù)擦除速度。接著在擦除操作的第二階段時(shí)，改由被施加第二電壓的第一半導(dǎo)體通道是作為背柵極?；陔娦择詈闲?yīng)，背柵極可對(duì)第二半導(dǎo)體通道感應(yīng)出額外空穴，藉此加速第二半導(dǎo)體通道的存儲(chǔ)單元的數(shù)據(jù)擦除速度。由于針對(duì)第一半導(dǎo)體通道的數(shù)據(jù)擦除時(shí)間及針對(duì)第二半導(dǎo)體通道的數(shù)據(jù)擦除時(shí)間皆大幅縮減，故可有效提升三維存儲(chǔ)器裝置的整體數(shù)據(jù)擦除速度。
[0029]第一半導(dǎo)體通道及第二半導(dǎo)體通道的數(shù)量可以為多個(gè)。此些第一半導(dǎo)體通道與此些第二半導(dǎo)體通道可為交錯(cuò)設(shè)置。在擦除操作的第一階段，此些第一半導(dǎo)體通道被選擇并被施加第一電壓以擦除定義于此些第一半導(dǎo)體通道的存儲(chǔ)單元所儲(chǔ)存的數(shù)據(jù)，而未被選擇的第二半導(dǎo)體通道是被施加第二電壓。在擦除操作的第二階段，改由第二半導(dǎo)體通道被選擇。未被選擇的第一半導(dǎo)體通道被施加第二電壓，而被選擇的第二半導(dǎo)體通道被施加第一電壓。通過多階段的擦除，可有效提升存儲(chǔ)器的數(shù)據(jù)擦除速度。
[0030]本發(fā)明實(shí)施例的數(shù)據(jù)擦除方法可應(yīng)用在三維垂直柵極(three dimens1nalvertical gate, 3DVG)架構(gòu)或三維垂直通道(three dimens1nal vertical channel,3DVG)架構(gòu)的存儲(chǔ)器裝置上。
[0031]請(qǐng)參考圖2以及圖3。圖2繪示3DVG架構(gòu)的存儲(chǔ)器裝置的局部示意圖。圖3繪示圖2的存儲(chǔ)器裝置的存儲(chǔ)器疊層示意圖。如圖2、圖3所示，多個(gè)半導(dǎo)體通道P1-P4是設(shè)置于一存儲(chǔ)器疊層202中的不同層。多條字線WL設(shè)置于存儲(chǔ)器疊層202的側(cè)壁。位于相鄰層的兩半導(dǎo)體通道，例如通道P1及P2，是以一介電條D隔開。
[0032]在擦除操作的第一階段時(shí)，位在奇數(shù)層的半導(dǎo)體通道P1、P3被選擇。第一電壓是被施加至被選擇的半導(dǎo)體通道P1、P3的兩端以進(jìn)行數(shù)據(jù)擦除，而位在偶數(shù)層的未被選擇的半導(dǎo)體通道P2、P4例如被施加第二電壓。此時(shí)，未被選擇的半導(dǎo)體通道P2、P4例如維持在一非擦除狀態(tài)。接著在擦除操作的第二階段時(shí)，改由半導(dǎo)體通道P2、P4被選擇。未被選擇的半導(dǎo)體通道P1、P3的兩端被施加第二電壓，而被選擇的半導(dǎo)體通道P2、P4的兩端被施加第一電壓。由于定義于半導(dǎo)體通道P1、P3的存儲(chǔ)單元在第一階段時(shí)已完成數(shù)據(jù)擦除，故被施加第二電壓的半導(dǎo)體通道P1、P3是維持在已擦除狀態(tài)。透過上述兩階段的擦除操作，可對(duì)整個(gè)數(shù)據(jù)區(qū)塊進(jìn)行擦除，并可大幅提升數(shù)據(jù)擦除速度。
[0033]在圖2、圖3的例子中，各半導(dǎo)體通道P1-P4的兩端分別連接位線以及源極線。各半導(dǎo)體通道P1-P4透過串接選擇線SSL連接至位線，并透過接地選擇線GSL連接至源極線。在本實(shí)施例中，半導(dǎo)體通道P1、P3所連接的源極線SL1是獨(dú)立于半導(dǎo)體通道P2、P4所連接的源極線SL2。舉例來說，在擦除操作的第一階段時(shí)，第一電壓是透過半導(dǎo)體通道P1、P3個(gè)別連接的位線BL1、BL3以及第一源極線SL1同時(shí)施加至半導(dǎo)體通道P1、P3的兩端，而第二電壓是透過半導(dǎo)體通道P2、P4個(gè)別連接的位線BL2、BL4以及第二源極線SL2同時(shí)施加至半導(dǎo)體通道P2、P4的兩端。在擦除操作的第二階段時(shí)，第二電壓是透過半導(dǎo)體通道P1、P3個(gè)別連接的位線BL1、BL3以及第一源極線SL1同時(shí)施加至半導(dǎo)體通道P1、P3的兩端，而第一電壓是透過半導(dǎo)體通道P2、P4個(gè)別連接的位線BL2、BL4以及第二源極線SL2同時(shí)施加至半導(dǎo)體通道P2、P4的兩端?？梢岳斫獾氖?，上述實(shí)施例的半導(dǎo)體通道、字線、位線以及源極線的數(shù)目并不限于如圖2、圖3所示的數(shù)目，可視實(shí)際狀況分別設(shè)計(jì)成更多或更少的數(shù)目。此夕卜，上述實(shí)施例中擦除操作的第一階段及第二階段的實(shí)施次序亦可互換。
[0034]請(qǐng)參考圖4，其繪示依據(jù)本發(fā)明實(shí)施例的擦除操作的一階段的波形圖。如圖4所示，位線WL在擦除操作中是被施加0伏特電壓，柵極選擇線GSL及串接選擇線SSL是被施加約6伏特電壓。被選位線及源極線(sel，B