存儲器元件及其操作方法
【專利說明】
[0001] 相關(guān)申請案
[0002] 本申請案主張申請日為2014年8月12日的美國編號第62/036, 203專利臨時(shí)申 請案（provisionalapplication)的優(yōu)先權(quán)，其中該申請案將通過引用并入（incorporated byreference)的方式，將此專利全文收載于本
【發(fā)明內(nèi)容】
之中。
技術(shù)領(lǐng)域
[0003] 本發(fā)明有關(guān)于一種高密度存儲器元件，特別是有關(guān)于一種使用堆疊存儲結(jié)構(gòu) (stackedmemorystructures)的元件的操作。
【背景技術(shù)】
[0004] 隨著集成電路中元件的關(guān)鍵尺寸逐漸縮小至工藝技術(shù)所能感知的極限，設(shè)計(jì)者已 經(jīng)開始尋找可達(dá)到更大存儲器密度的技術(shù)，藉以達(dá)到較低的位成本（costsperbit)。目 前正被關(guān)注的技術(shù)包括位于單一芯片上的存儲單元多層結(jié)構(gòu)（multiplelayersofmemory cells)。在具有存儲單元多層結(jié)構(gòu)的三維立體與非門存儲器（NANDmemory)上所進(jìn)行的操 作，包含讀取、寫入（program)及抹除。
[0005] -般而言，抹除操作是以存儲單元區(qū)塊（blocksofmemorycells)為單位依次進(jìn) 行，高密度NAND存儲器的一般問題，特別是在高密度的立體NAND存儲器之中，一個(gè)存儲單 元區(qū)塊的容量（size)中通常非常大。假如使用者僅需要改變少數(shù)存儲于立體NAND存儲器 中的單元的編碼時(shí)，操作會很不方便。隨著立體NAND存儲器的密度增加，存儲單元多層結(jié) 構(gòu)中疊層數(shù)量也跟著增加，進(jìn)而導(dǎo)致區(qū)塊容量更大，抹除操作更不方便。
[0006] 因此有需要提供一種更有效率更方便的技術(shù)藉以在立體NAND存儲器中進(jìn)性行抹 除操作。

【發(fā)明內(nèi)容】

[0007] 提供一種在NAND陣列中進(jìn)行性子區(qū)塊（sub-block)抹除的方法，其可配置來作為 一三維與非門閃存。其中子區(qū)塊包含一區(qū)塊中一半的存儲單元，或包含該區(qū)塊中的另一部 分，詳細(xì)說明將留待下述內(nèi)容進(jìn)一步解釋。此處所使用的「區(qū)塊」一詞是指在一次抹除操 作中被同時(shí)操作的一組NAND串行。且在此抹除操作中，所有的NAND串行，通常是經(jīng)由稱 作共同源極線的導(dǎo)線連接至一參考電壓，以響應(yīng)于接地選擇線GSL上傳輸，通常稱作接地 選擇信號的共享控制信號，雖然參考導(dǎo)線有可能耦接至非接地的電位。另外，一區(qū)塊中的所 有NAND串行也連接至一組共享的字線。在一區(qū)塊中的多條位線可以被分別地連接至這些 NAND串行，以響應(yīng)于一組串行選擇線SSLs上傳輸，通常稱作串行選擇信號的控制信號。在 區(qū)塊抹除操作中，所有用來選擇區(qū)塊的串行選擇信號系同時(shí)操作，藉以抹除整個(gè)區(qū)塊。再 者，多個(gè)區(qū)塊通常被設(shè)置在一個(gè)集成電路上，為了進(jìn)行區(qū)塊抹除操作，這些區(qū)塊可以和相鄰 的區(qū)塊電性隔離。例如，通過絕緣結(jié)構(gòu)來使這些區(qū)塊彼此分離。
[0008] 描述一種操作包含多個(gè)存儲單元區(qū)塊的NAND陣列的方法，此方法包括一種子區(qū) 塊抹除操作。此一方法同時(shí)適用于單層的NAND陣列和多層的NAND陣列，或適用于立體NAND陣列。
[0009] 此處所述的操作方法，可將子區(qū)塊抹除，其包括共享區(qū)塊中一組字線的子集的存 儲單元，其中此一子集包含大于一的數(shù)目。通過此方式，可將區(qū)塊中所有NAND串行里的部 分存儲單元加以抹除。此一抹除操作可設(shè)置來抹除一個(gè)小于一個(gè)存儲器陣列區(qū)塊的單元， 以增加抹除操作的彈性。
[0010] 為了進(jìn)行子區(qū)塊抹除操作，可以采用邏輯或?qū)嶓w的方式將一個(gè)區(qū)塊區(qū)分兩個(gè)或更 多個(gè)子區(qū)塊。區(qū)分子區(qū)塊的方式，是使用字線的偏壓配置（biasingarrangements)，同時(shí)使 傳輸給區(qū)塊的接地選擇信號和所有串行選擇信號都設(shè)定為選擇此一區(qū)塊，來進(jìn)行?？梢栽?被選擇的區(qū)塊中對字線施以偏壓，以抹除抹一個(gè)子區(qū)塊，并抑制此區(qū)塊中的其他子區(qū)塊不 被抹除。一或多條字線可以邊界模式（boundarymode)進(jìn)行操作，其中該模式有別于施加 在其他字線的抑制模式（inhibitmode)，用以支持子區(qū)塊的抹除。
[0011] 此處所述的操作方法，通過第一串行選擇開關(guān)，在所選擇的區(qū)塊中對NAND串行 的通道線（channellines)施加通道側(cè)向抹除電壓（channel-sideerasevoltage)。對 在區(qū)塊中被NAND串行所共享的一組字線的子集施加字線側(cè)向抹除電壓（wordline-side erasevoltages)，以誘導(dǎo)親接于被選擇的子集的存儲單元產(chǎn)生隧穿（tunneling)。其中被 選擇的子集包括一組字線中的一條或多條字線。同時(shí)抑制耦接至區(qū)塊中被NAND串行所共 享的一組字線中未被選擇的子集的存儲單元產(chǎn)生隧穿。其中未被選擇的子集包括一組字線 中的一條或多條字線。抑制產(chǎn)生隧穿的方式，可以包括在施加通道側(cè)向抹除電壓時(shí)，浮接 (floating)未被選擇的子集中的字線。
[0012] 在一組字線中的邊界字線上施加偏壓，藉以在邊界字線的一側(cè)所選擇的子集與位 于邊界字線的另一側(cè)未選擇的子集之間誘發(fā)邊界條件（boundaryconditions)。此邊界條 件包括在子區(qū)塊抹除操作中生成空穴所需的電場。
[0013] -組字線中的多條字線親接至字線驅(qū)動器（wordlinedrivers)。在一個(gè)實(shí)施例 之中，可以施加第一控制電壓來開啟與被選擇的子集中的字線耦接的字線驅(qū)動器，藉以對 被選擇的子集施加字線側(cè)向抹除電壓。當(dāng)與第二控制電壓相匹配的全局字線電壓（global wordlinevoltage)被施加于與未被選擇的子集中的字線親接的字線驅(qū)動器的輸入端時(shí)， 可以施加第二控制電壓來關(guān)閉與未被選擇的子集中的字線耦接的字線驅(qū)動器。第一控制電 壓與第二控制電壓不同。例如，第一控制電壓可以大于第二控制電壓。當(dāng)偏壓施加于邊界 字線時(shí)，可以施加第三控制電壓來開啟與邊界字線耦接的字線驅(qū)動器。其中，第三控制電壓 介于第一控制電壓和第二控制電壓之間。
[0014] 在一個(gè)實(shí)施例之中，當(dāng)字線側(cè)向抹除電壓施加于被選擇的子集時(shí)，施加控制電壓 來開啟與被選擇的子集中的字線耦接的字線驅(qū)動器。當(dāng)與第二控制電壓相匹配的全局字線 電壓被施加于與未被選擇的子集中的字線耦接的字線驅(qū)動器的輸入端時(shí)，可以施加相同的 控制電壓來關(guān)閉與未被選擇的子集中的字線耦接的字線驅(qū)動器?？梢允┘酉嗤目刂齐妷?來開啟與邊界字線耦接的字線驅(qū)動器，以施加偏壓于邊界字線。其中，偏壓介于字線側(cè)向抹 除電壓和全局字線電壓之間。
[0015] 通道線可以包括具有N+型電性且連接至第一串行選擇線開關(guān)的終端的漏極側(cè) 邊，以及具有P+型電性且連接至第二串行選擇線開關(guān)的終端的源極側(cè)邊?？梢詫νǖ谰€的 源極側(cè)邊施加源極側(cè)向電壓（source-sidevoltage)，如此可提供空穴給NAND串行的通道 線，并且沿著通道線提高通道電位。
[0016] 為了響應(yīng)抹除連接至區(qū)塊中一組字線被選擇的子集的存儲單元的指令，可以經(jīng)由 被選擇區(qū)塊中的第一串行選擇開關(guān)來對NAND串行的通道線施加通道側(cè)向偏壓?？蓪υ趨^(qū) 塊中被NAND串行所共享的該組字線的子集施加字線側(cè)向抹除電壓，以誘導(dǎo)耦接于被選擇 的子集的存儲單元產(chǎn)生隧穿；并抑制耦接至區(qū)塊中被NAND串行所共享的該組字線中未被 選擇的子集的存儲單元的隧穿；且可以對該組字線中的邊界字線施加偏壓，藉以在邊界字 線的一側(cè)所選擇的子集與位于邊界字線的另一側(cè)未選擇的子集之間誘發(fā)邊界條件。
[0017] 本
【發(fā)明內(nèi)容】
的其他方面以及優(yōu)點(diǎn)可見于附圖及以下的詳細(xì)敘述與權(quán)利要求書。
【附圖說明】
[0018]圖1為根據(jù)本發(fā)明的一實(shí)施例繪示使用存儲單元和偏壓電路的集成電路存儲器 的簡化方塊圖；
[0019] 圖2為繪示適用于類似圖1的元件的立體NAND閃存陣列的部分結(jié)構(gòu)示意圖；
[0020]圖3為繪示位于立體垂直柵極NAND閃存陣列結(jié)構(gòu)中，包含單數(shù)和多個(gè)存儲單元區(qū) 塊以及包括NAND串行的多層疊層的立體單元的結(jié)構(gòu)透視圖；
[0021] 圖4為繪示圖3的立體垂直柵極NAND閃存陣列結(jié)構(gòu)的布局圖；
[0022] 圖5為繪示連接至一區(qū)域（local)和全局字線驅(qū)動器結(jié)構(gòu)的存儲區(qū)塊中的NAND 串行在X-Y平面的電路圖；
[0023] 圖6為繪示連接至另一種區(qū)域和全局字線驅(qū)動器結(jié)構(gòu)的存儲區(qū)塊中的NAND串行 在X-Y平面的電路圖；
[0024] 圖7為繪示一種在子區(qū)塊抹除過程中，使用圖6的另一種區(qū)域和全局字線驅(qū)動器 結(jié)構(gòu)，來對連接至被抑制存儲單元的字線進(jìn)行預(yù)充電的時(shí)序圖；
[0025] 圖8為繪示一種雙模式立體垂直柵極NAND存儲器結(jié)構(gòu)；
[0026] 圖9為繪示一種設(shè)置來作為NAND串行的通道線的平面圖；
[0027]圖10為繪示一種位于雙模式存儲器結(jié)構(gòu)中，設(shè)置來作為NAND串行的雙模式通道 線的平面圖；
[0028] 圖11為繪示一種適用于結(jié)合圖5的電路所進(jìn)行的子區(qū)塊抹除操作的時(shí)序圖；
[0029] 圖12為繪示一種適用于結(jié)合圖6的電路所進(jìn)行的子區(qū)塊抹除操作的時(shí)序圖；以及
[0030] 圖13為繪示一種可用于此處所述的子區(qū)塊抹除操作的步驟流程圖。
[0031]【符號說明】
[0032] 100:集成電路 107、115:總線
[0033] 110:存儲器陣列 111、161、261 :行譯碼器
[0034] 113、263 :分頁緩沖器
[0035] 116:列譯碼器 118:偏壓配置供應(yīng)電壓
[0036] 119、269:狀態(tài)機(jī) 123 :數(shù)據(jù)輸入線
[0037] 124 :其他電路 200 :垂直連接器
[0038] 204 :連接器
[0039] 210、212、214、309、319、530、531、532、533、540、541 :串行選擇開關(guān)
[0040] 220、222、224 :存儲單元 230、232 :接觸墊
[0041] 240、242、244 :外延區(qū) 258 :群譯碼器
[0042] 260:區(qū)塊選擇開關(guān)
[0043] 302、303、304、305、312、313、314、315、411、412、900 :通道線
[0044] 302B、303B、304B、305B、312A、313A、314A、315A:階梯焊墊
[0045] 326 :接地選擇線開關(guān) 328 :源極線
[0046] 511g、516g、519g:全局字線
[0047] 551、559、651、659 :字線子集
[0048] 590:全局字線譯碼器580:區(qū)域字線譯碼器
[0049] 560-572 :區(qū)域字線驅(qū)動器控
[0050] 595 :導(dǎo)線 680 :制信號線
[0051] 90冊、9〇δΝ、9〇冊：N+ 型終端
[0052] 901A、901B:介電電荷捕捉層
[0053] 907、908 :雙柵極結(jié)構(gòu)1005P:P+型終端
[0054] 1310 :通過被選擇的存儲單元區(qū)塊中的第一選擇開關(guān)施加通道側(cè)向抹除偏壓于通 道線
[0055] 1320 :施加字線側(cè)向抹除電壓于被選該組字線中的一被選擇子集，藉以在耦接至 被選擇子集的存儲單元中誘發(fā)隧穿
[0056] 1330 :施加偏壓至該組字線中一被選擇的字線，藉以誘發(fā)邊界條件
[0057] 1340 :抑制耦接至該組字線中一未被選擇子集的存儲單元中誘發(fā)隧穿
[0058]G0-Gn-l、Gn、Gn+l-G63:雙邊柵極結(jié)構(gòu)
[0059]GSL、326、327 :接地選擇線
[0060]CSL、520、521 :共同源極線
[0061]ML1、ML2、ML3 :金屬層
[0062]T0、T1、T2、T3 :時(shí)間
[0063]BL-0、BL-2、BL-3、BL-N、L31、BL32:區(qū)域位線
[0064]SSL、SSLn !、SSLn、SSLn+1 :串行選擇線
[0065]GBLnpGBLn、GBLn+1全局位線
[0066]ML1SSL、ML2SSL:金屬串行選擇線
[0067]GWLD、511、516 :全局字線驅(qū)動器
[0068]Vpp-Vt :臨界電壓的壓差 V%:通道側(cè)向抹除分壓
[0069]Vca:源極側(cè)向電壓 Vbnd、Vnp:偏壓
[0070]Vers :字線側(cè)向抹除電壓
[0071]WL0-WL(1 :字線
【具體實(shí)施方式】
[0072] 本發(fā)明的實(shí)施例的詳細(xì)內(nèi)容，將參照所附附圖詳述如下。但是應(yīng)注意的是，以下的 說明內(nèi)容并非將本發(fā)明的技術(shù)手段限定于某特定的結(jié)構(gòu)或方法實(shí)施例。相反地本發(fā)明的技 術(shù)手段可以結(jié)合其他的特征、元件、方法或?qū)嵤├齺砑右詫?shí)施。優(yōu)選實(shí)施例的提出，僅是為 了清楚說明本發(fā)明，并非用以限定本發(fā)明的范圍，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定 者為準(zhǔn)。任何該領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作部分的更改 與修飾。不同實(shí)施例中相同的元件，將以相同的元件符號加以表示。
[0073] 圖1為繪示包含可用來進(jìn)行此處所述的操作的NAND閃存陣列110 (以下簡稱存儲 器陣列110)的集成電路100的簡化方塊圖。在一實(shí)施例中，此存儲器陣列110是一種立體 存儲器，并且包括多層的存儲單元。此存儲器陣