阻抗校準電路以及使用該電路的半導體存儲器和存儲系統(tǒng)的制作方法
【專利說明】阻抗校準電路以及使用該電路的半導體存儲器和存儲系統(tǒng)
[0001]相關申請的交叉引用
[0002]本申請要求2014年9月5日向韓國知識產權局提交的申請?zhí)枮?0_2014_0118858的韓國專利申請的優(yōu)先權，其全部內容通過引用并入于此。
技術領域
[0003]各種實施例總體而言涉及一種半導體電路，并且更具體地，涉及一種阻抗校準電路以及使用該電路的半導體存儲器和存儲系統(tǒng)。
【背景技術】
[0004]隨著半導體存儲器(在下文中被稱為存儲器)的操作速度提高，已經發(fā)展出具有存儲器控制器(諸如CPU或GPU)和被一起集成為單個封裝體的存儲器的SIP (系統(tǒng)級封裝)。
[0005]存儲器的I/O (輸入/輸出電路)速度提升受到限制。

【發(fā)明內容】

[0006]根據(jù)一個實施例，阻抗校準電路可以包括:第一復制驅動器群組，其被配置成復制物理區(qū)的輸出驅動器；以及第二復制驅動器群組，其被配置成復制測試電極區(qū)的輸出驅動器，所述測試電極區(qū)用于直接存取存儲器。該阻抗校準電路可以包括阻抗校準單元，其被配置成單獨執(zhí)行第一復制驅動器群組以及第二復制驅動器群組的阻抗匹配操作。
[0007]根據(jù)一個實施例，半導體存儲器可以包括多個層疊裸片，其中所述多個層疊裸片中的一個裸片可以包括物理區(qū)以及用于直接存取外部裝置的測試電極區(qū)，并且可以被配置成將物理區(qū)的輸出驅動器的阻抗和測試電極區(qū)的輸出驅動器的阻抗與預設阻抗匹配。
[0008]根據(jù)一個實施例，存儲系統(tǒng)可以包括存儲器控制器以及通過中介層(interposer)連接至存儲器控制器的多個半導體存儲器。所述多個半導體存儲器中的每一個都可以包括用于直接存取外部裝置的測試電極區(qū)以及物理區(qū)，并且可以被配置成將物理區(qū)的輸出驅動器的阻抗和測試電極區(qū)的輸出驅動器的阻抗與預設阻抗匹配。所述多個半導體存儲器的測試電極區(qū)可以被配置成共享用于至存儲器系統(tǒng)的外部的信號輸入/輸出的信號線。
【附圖說明】
[0009]圖1為根據(jù)一個實施例的存儲系統(tǒng)100的表示的平面圖。
[0010]圖2為存儲系統(tǒng)100表示的剖面圖。
[0011]圖3為圖2的基底裸片表示的平面圖。
[0012]圖4為圖3的物理區(qū)輸出驅動器(PHY DRV) 200的表示的電路圖。
[0013]圖5為圖3的DAB區(qū)輸出驅動器(DAB DRV) 300的表示的電路圖。
[0014]圖6為圖3的阻抗校準電路(ZQCAL) 400的表示的電路圖。
[0015]圖7示出采用根據(jù)上面參考圖1-圖6所討論的實施例的阻抗校準電路、半導體存儲器及/或存儲系統(tǒng)的系統(tǒng)的代表的示例的框圖。
【具體實施方式】
[0016]在下文中，將參考附圖通過實施例的示例來詳細描述根據(jù)各種實施例的阻抗校準電路以及使用該電路的半導體存儲器和存儲器系統(tǒng)。
[0017]因為存儲器的1/0(輸入/輸出電路)速度提升受到限制，因此可以使用通過增加I/O的數(shù)目來增加帶寬的方法。
[0018]本文描述了能夠可能大體上防止阻抗失配的阻抗校準電路。
[0019]本文可以描述一種半導體存儲器以及存儲系統(tǒng)，所述存儲器系統(tǒng)能夠通過大體上防止阻抗失配而允許多個存儲器共享直接存取球(DAB，direct access ball)。
[0020]參考圖1，根據(jù)一個實施例的存儲系統(tǒng)100可以具有SIP (系統(tǒng)級封裝)結構。
[0021]存儲系統(tǒng)100可以包括多個存儲器ΗΒΜ0至HBM3以及存儲器控制器CPU或GPU( S卩，中央處理單元或圖形處理單元)。
[0022]多個存儲器ΗΒΜ0至HBM3中的每一個都可以具有HBM(高帶寬存儲器，HighBandwidth Memory)結構，HBM可以包括層疊并且經由穿通電極彼此電連接的多個裸片，以增加輸入/輸出單元的數(shù)目。該結構可以導致帶寬增加。
[0023]多個存儲器ΗΒΜ0至HBM3中的每一個都可以包括直接存取球(DAB)，使用DAB，外部設備可以直接存取多個存儲器ΗΒΜ0至HBM3。為了例如測試多個存儲器ΗΒΜ0至HBM3中的每一個的目的，可以通過DAB來存取存儲器ΗΒΜ0至HBM3。
[0024]多個半導體存儲器ΗΒΜ0至HBM3中的每一個的直接存取球(DAB)可以被配置成共享信號線101，其用于至存儲系統(tǒng)100(即，封裝體)的外部的信號輸入/輸出。
[0025]參考圖2，存儲系統(tǒng)100可以包括存儲器HBM、存儲器控制器CPU或GPU以及中介層。存儲系統(tǒng)100可以包括封裝基板。
[0026]中介層可以連接至封裝基板的上部。
[0027]存儲器HBM和存儲器控制器CPU或GPU可以連接至中介層的上部。
[0028]存儲器HBM和存儲器控制器CPU或GPU可以通過中介層連接至相應的物理區(qū)PHY。
[0029]存儲器HBM可以具有其中層疊多個裸片的結構。
[0030]多個裸片可以包括基底裸片以及多個核心裸片。
[0031]基底裸片以及多個核心裸片可以經由穿通電極(例如穿通硅通孔(TSV，through-silicon vias))彼此電連接。
[0032]圖2為存儲系統(tǒng)100的代表剖面圖并且示出存儲器HBM作為圖1的多個存儲器ΗΒΜ0至HBM3中的一個。
[0033]參考圖3，圖2的基底裸片可以包括通道區(qū)CH0至CH7、物理區(qū)PHY、穿通電極區(qū)以及測試電極區(qū)。
[0034]通道區(qū)CH0至CH7為用于與包括多個核心裸片的存儲通道接口的區(qū)域。
[0035]物理區(qū)PHY為包括用于與圖2的存儲器控制器CPU或GPU接口的輸入/輸出相關電路的區(qū)域。
[0036]物理區(qū)PHY還可以包括輸出驅動器(PHY DRV) 200以及阻抗校準電路(ZQCAL) 400。
[0037]穿通電極區(qū)可以包括多個穿通電極(TSV)。
[0038]測試電極區(qū)可以包括多個直接存取球(DAB)以及輸出驅動器(DAB DRV)300，通過所述多個直接存取球(DAB)，外部裝置(即，存儲器控制器)直接存取并測試存儲器HBM，而不需要中介層。
[0039]參考圖4，物理區(qū)PHY的輸出驅動器200可以包括上拉驅動器210以及下拉驅動器220。
[0040]通過第一阻抗校準碼CNTP可以校準上拉驅動器210的電阻值。
[0041 ] 通過第二阻抗校準碼CNTN可以校準下拉驅動器220的電阻值。
[0042]輸出驅動器200可以不具有至存儲器HBM的外部的輸出端子。在上拉驅動器210和下拉驅動器220中可以不存在電阻器。
[0043]參考圖5，測試電極區(qū)的輸出驅動器300可以包括上拉驅動器310以及下拉驅動器320。
[0044]通過第一阻抗校準碼CNTP可以校準上拉驅動器310的電阻值。
[0045]通過第二阻抗校準碼CNTN可以校準下拉驅動器320的電阻值。
[0046]輸出驅動器300可以耦合至形成在存儲器HBM的外部的直接存取球(DAB)，并且無源電阻器R1和R2可以分別連接至上拉驅動器310和下拉驅動器320，用于噪聲防止。
[0047]由于物理區(qū)PHY的輸出驅動器200與測試電極區(qū)的輸出驅動器300之間的結構差異，當用于物理區(qū)PHY的輸出驅動器200的阻抗匹配的阻抗校準信息用于測試電極區(qū)的輸出驅動器300時，輸出驅動器200與輸出驅動器300之間可能發(fā)生阻抗失配。
[0048]根據(jù)一個實施例的存儲系統(tǒng)100采用阻抗校準電路400，其單獨執(zhí)行物理區(qū)PHY的輸出驅動器200和測試電極區(qū)的輸出驅動器300的阻抗匹配操作，由此大體上防止輸出驅動器200與輸出驅動器