存儲(chǔ)器陣列的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種半導(dǎo)體技術(shù)領(lǐng)域，特別是涉及一種存儲(chǔ)器陣列。
【背景技術(shù)】
[0002] 由于銀行卡具有應(yīng)用執(zhí)行速度快、安全性高的優(yōu)點(diǎn)，其對(duì)芯片資源要求較高，閃存 是銀行卡片上系統(tǒng)cos正常運(yùn)行所必須的存儲(chǔ)體。
[0003] 閃存作為一種半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)器陣列和外圍電路。圖1為現(xiàn)有技術(shù)中 存儲(chǔ)器陣列的結(jié)構(gòu)示意圖，圖2為現(xiàn)有技術(shù)中存儲(chǔ)器陣列的電路圖。如圖1及圖2所示， 其中，列方向（Y方向）的位線此〈0>、81^1>、81^2>、81^3>為第二層金屬層12走線，行方 向（X方向）CG0〈m>、WL〈m>、CGl〈m>、CG0〈m+l>、WL〈m+l>、CGl〈m+l>、CG0〈m+2>、WL〈m+2>、 CGl〈m+2> (其中，CG0〈m>、CG0〈m+l>、CG0〈m+2> 為第一控制線，WL〈m>、WL〈m+l>、WL〈m+2> 為 字線，CGl〈m>、CGl〈m+l>、CGl〈m+2>為第二控制線）為第一層金屬層Ml走線，M為行方向 第一層金屬層Ml走線與存儲(chǔ)單元Cel1的電接觸點(diǎn)，?為行方向第一層金屬層Ml走線與第 二層金屬層M2走線的連接過孔（Via)。
[0004] 對(duì)每一個(gè)存儲(chǔ)單元對(duì)，包含第一存儲(chǔ)單元a和第二存儲(chǔ)單元b，即以一行第一存 儲(chǔ)單元a和一行第二存儲(chǔ)單元組成一行存儲(chǔ)單元對(duì)，同一行存儲(chǔ)單元對(duì)中第一存儲(chǔ)單元a 和第二存儲(chǔ)單元b共用一條字線，第一控制線和第二控制線分別位于同一條字線的兩側(cè)且 平行，即對(duì)每一個(gè)存儲(chǔ)單元對(duì)Cella/b，第一控制柵線CG0〈m>連接其第一控制柵極，第二 控制柵線CGl〈m>連接其第二控制柵極，字線WL〈m>連接字線控制柵極，由于存儲(chǔ)單元在結(jié) 構(gòu)上源漏極是完全等效的，例如對(duì)N型存儲(chǔ)單元，連接位線的源漏極中加正電壓或高電壓 的即為漏極，加負(fù)壓或低電壓的為源極，對(duì)P型存儲(chǔ)單元?jiǎng)t相反，定義存儲(chǔ)單元對(duì)Cella/ b的源漏極之上端為漏極，定義存儲(chǔ)單元對(duì)Cella/b的源漏極之下端為源極，對(duì)奇數(shù)行奇 數(shù)列存儲(chǔ)單元對(duì)（如第一行第一列），位線BL〈n> (第一行第一列時(shí)即BL〈0>)連接其漏極， 位線BL〈n+l> (第一行第一列時(shí)即BL〈1>)連接其源極，對(duì)奇數(shù)行偶數(shù)列存儲(chǔ)單元對(duì)（如第 一行第二列），位線BL〈n+2> (第一行第二列時(shí)即BL〈2>)連接其漏極，位線BL〈n+l> (第一 行第一列時(shí)即BL〈1>)連接其源極，對(duì)偶數(shù)行奇數(shù)列存儲(chǔ)單元對(duì)（如第二行第一列），位線 BL〈n> (第二行第一列時(shí)即BL〈0>)連接其源極，位線BL〈n+l> (第二行第一列時(shí)即BL〈1>)連 接其漏極，對(duì)偶數(shù)行偶數(shù)列存儲(chǔ)單元對(duì)（如第二行第二列），位線BL〈n+2> (第二行第二列 時(shí)即BL〈2>)連接其源極，位線BL〈n+l> (第二行第二列時(shí)即BL〈1>)連接其漏極；在行方向 上，每一行的存儲(chǔ)單元對(duì)的第一控制柵極、第二控制柵極、字線控制柵極分別連接在一起； 在列方向上，奇數(shù)列和偶數(shù)列分組排列，即第一列和第二列為第1組，第三列和第四列為第 2組，第五列和第六列為第3組，……，第m(m為奇數(shù)）行第k組之第2k-l列的漏極接位線 BL〈2k-2>，第m行第k組之第2k列的漏極接位線BL〈2k>，第m行第k組之第2k-l列和第2k 列的源極均接位線BL〈2k-l>，而第m+1行第k組之第2k-l列的源極接位線BL〈2k-2>，第m+1 行第k組之第2k列的源極接位線BL〈2k>，第m+1行第k組之第2k-l列和第2k列的漏極均 接位線BL〈2k-l>，這樣第k組看起來(lái)是關(guān)于Y軸（BL〈2k-l>)對(duì)稱排列，每?jī)闪信帕邢嗤?，這 樣從整個(gè)陣列看，第k組的偶數(shù)列位線BL〈2k>和第k+1組的奇數(shù)列位線BL〈2 (k+1)-2〉即BL〈2k>是同一根位線，亦即每一列都和臨近列是相關(guān)聯(lián)的。
[0005] 傳統(tǒng)閃存的讀、寫（編程）、擦除電壓列表如表1。對(duì)選定單元Cella，讀取時(shí)，位 線BL0和BL1均為0. 8V，則第一列存儲(chǔ)單元沒有電流進(jìn)出，字線WL為4. 5V，第二控制柵極 CG1為4. 5V，這使得Cellb完全導(dǎo)通，其所存儲(chǔ)的信息對(duì)電流沒有影響，第一控制柵極CG0 為0V，位線BL2電壓為0. 8V，這使得在Cella內(nèi)形成一個(gè)從BL1到BL2的電流，且該電流 大小與Cella浮柵存儲(chǔ)信息相關(guān)，若浮柵上有電子則經(jīng)讀出放大器后被識(shí)別為邏輯"0"， 否則被識(shí)別為邏輯"1";編程（寫）時(shí)，位線BL0和BL1均為Vdp，則第一列存儲(chǔ)單元沒有電 流進(jìn)出，字線WL為1. 6V，第二控制柵極CG1為4. 5V，這使得Cellb處于導(dǎo)通狀態(tài)，其所存 儲(chǔ)的信息對(duì)電流沒有影響且第一控制柵極與字線間電壓差不足以改變Cellb浮柵上的信 息（電子多少），第一控制柵極CG0為8V，位線BL2電壓為5V，這使得在Cella內(nèi)形成一個(gè) 從BL2到BL1的電流，第一控制柵極CG0與字線WL間高壓將在Cella浮柵上注入電子，即 在Cella里寫入了信息，一般只有寫入邏輯"0"才會(huì)注入電子，寫入邏輯" 1"不做任何操 作；擦除時(shí)，字線WL加8V高壓，第一控制柵極和第二控制柵極均加-7V高壓，字線WL和控 制柵極間的高壓形成強(qiáng)磁場(chǎng)將浮柵上的電子均拉走從而實(shí)現(xiàn)擦除操作，擦除后一般浮柵上 沒有電子，等效為邏輯"1"。
[0006] 表1傳統(tǒng)閃存存儲(chǔ)單元讀寫擦除電壓
[0007]
[0008] 傳統(tǒng)閃存存儲(chǔ)單元排列緊湊，便于設(shè)計(jì)出大容量的存儲(chǔ)器，但需要虛擬地結(jié)構(gòu)；而 這種虛擬地結(jié)構(gòu)的閃存的每一列都和至少兩列相關(guān)，甚至其他列的漏電也對(duì)讀出電流有影 響，譯碼需要考慮的因素更多，譯碼電路因此比較復(fù)雜，不適合不需要大容量存儲(chǔ)體的銀行 卡的開發(fā)。

【發(fā)明內(nèi)容】

[0009] 為克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明之一目的在于提供一種存儲(chǔ)器陣列，其 列方向每一組存儲(chǔ)單元和其他組存儲(chǔ)單元沒有關(guān)聯(lián)，譯碼簡(jiǎn)單，適合銀行卡的開發(fā)。
[0010] 為達(dá)上述及其它目的，本發(fā)明提出一種存儲(chǔ)器陣列，該存儲(chǔ)器陣列包括多個(gè)基 本單元陣、字線組及位線組，每個(gè)基本單元陣包括2X2個(gè)存儲(chǔ)單元對(duì)，字線組包括字線 WL〈m>、第一控制柵線CG〈m>，位線組包括位線BLO〈m>、BLl〈m>和選擇信號(hào)線S〈m>，該多個(gè)基 本單元陣在列行方向依次由該位線組和字線組級(jí)聯(lián)，其形成的各列縱向單元陣和其他列單 元陣沒有關(guān)聯(lián)，字節(jié)選擇控制模塊通過選中或者不選中每個(gè)字節(jié)的字線WL，來(lái)實(shí)現(xiàn)字節(jié)的 選擇。
[0011] 進(jìn)一步地，對(duì)每一個(gè)基本單元陣的各存儲(chǔ)單元對(duì)，該第一控制柵線CG〈m>連接其 第一控制柵極和第二控制柵極，該字線WL〈m>連接字線控制柵極。
[0012] 進(jìn)一步地，定義各存儲(chǔ)單元對(duì)的源漏極的上端為漏極，定義各存儲(chǔ)單元對(duì)的源漏 極的下端為源極，對(duì)該存儲(chǔ)器陣列的奇數(shù)行奇數(shù)列存儲(chǔ)單元對(duì)，位線BL0〈n>連接其漏極， 選擇信號(hào)線S〈n>連接其源極，對(duì)奇數(shù)行偶數(shù)列存儲(chǔ)單元對(duì)，位線BLl〈n>連接其漏極，選擇 信號(hào)線S〈n>連接其源極，對(duì)偶數(shù)行奇數(shù)列存儲(chǔ)單元對(duì)，位線BL0〈n>連接其源極，位線選擇 信號(hào)線S〈n>連接其漏極，對(duì)偶數(shù)行偶數(shù)列存儲(chǔ)單元對(duì)，位線BLl〈n>連接其源極，選擇信號(hào) 線S〈n>連接其漏極。
[0013] 進(jìn)一步地，在該存儲(chǔ)器陣列的行方向上，每一行的存儲(chǔ)單元對(duì)的第一控制柵極、字 線控制柵極分別連接在一起。
[0014] 進(jìn)一步地，在該存儲(chǔ)器陣列的列方向上，奇數(shù)列和偶數(shù)列分組排列，依次每?jī)闪幸?組，第m行第k組的第2k-l列的漏極接位線BL0〈k>，第m行第k組的第2k列的漏極接位線 BLl〈k>，第m行第k組的第2k-l列和第2k列的源極均接選擇信號(hào)線S〈k>，而第m+1行第k 組的第2k-l列的源極接位線BL0〈k>，第m+1行第k組的第2k列的源極接位線BLl〈k>，第 m+1行第k組的第2k-l列和第2k列的漏極均接選擇信號(hào)線S〈k>，每組關(guān)于選擇信號(hào)線對(duì) 稱排列，相鄰存儲(chǔ)單元組之間沒有關(guān)聯(lián)。
[0015] 進(jìn)一步地，列方向的位線、選擇信號(hào)線為第二層金屬層走線，行方向的字線、第一 控制柵線為第一層金屬層走線。
[0016] 與現(xiàn)有技術(shù)相比，本發(fā)明一種存儲(chǔ)器陣列通過多個(gè)基本單元陣在列行方向依次由 位線組和字線組級(jí)聯(lián)而各列的縱向單元陣和其他列沒有關(guān)聯(lián)，使得本發(fā)明之存儲(chǔ)器陣列列 方向每一組存儲(chǔ)單元對(duì)和其他組都沒有關(guān)聯(lián)，譯碼簡(jiǎn)單，適合銀行卡的開發(fā)。