存儲器陣列的制作方法
【技術領域】
[0001] 本發(fā)明涉及一種半導體技術領域，特別是涉及一種存儲器陣列。
【背景技術】
[0002] 由于Native卡（小額支付本地卡）具有應用執(zhí)行速度快、安全性高的優(yōu)點，其對 芯片資源要求較高，閃存是Native卡片上系統(tǒng)C0S正常運行所必須的存儲體。
[0003] 閃存作為一種半導體存儲器，包括存儲器陣列和外圍電路。圖1為現有技術中 存儲器陣列的結構示意圖，圖2為現有技術中存儲器陣列的電路圖。如圖1及圖2所示， 其中，列方向（Y方向）的位線此〈0>、81^1>、81^2>、81^3>為第二層金屬層12走線，行方 向（X 方向）CG0〈m>、WL〈m>、CGl〈m>、CG0〈m+l>、WL〈m+l>、CGl〈m+l>、CG0〈m+2>、WL〈m+2>、 CGl〈m+2>(CG0〈m>、CG0〈m+l>、CG0〈m+2> 為第一控制線，WL〈m>、WL〈m+l>、WL〈m+2> 為字線， CGl〈m>、CGl〈m+l>、CGl〈m+2>為第二控制線）為第一層金屬層Ml走線，K為行方向第一層 金屬層Ml走線與存儲單元Cell的電接觸點為行方向第一層金屬層Ml走線與第二層金 屬層M2走線的連接過孔（Via)。
[0004] 對每一個存儲單元對，包含第一存儲單元a和第二存儲單元b，即以一行第一存 儲單元a和一行第二存儲單元組成一行存儲單元對，同一行存儲單元對中第一存儲單元a 和第二存儲單元b共用一條字線，第一控制線和第二控制線分別位于同一條字線的兩側且 平行，即對每一個存儲單元對Cell a/b，第一控制柵線CG0〈m>連接其第一控制柵極，第二 控制柵線CGl〈m>連接其第二控制柵極，字線WL〈m>連接字線控制柵極，由于存儲單元在結 構上源漏極是完全等效的，對N型存儲單元，連接位線的源漏極中加正電壓或高電壓的即 為漏極，加負壓或低電壓的為源極，對P型存儲單元則相反，定義存儲單元對Cell a/b的 源漏極之上端為漏極，定義存儲單元對Cell a/b的源漏極之下端為源極，對奇數行奇數列 存儲單元對（如第一行第一列），位線BL〈n> (第一行第一列時即BL〈0>)連接其漏極，位 線BL〈n+l>(第一行第一列時即BL〈1>)連接其源極，對奇數行偶數列存儲單元對（如第 一行第二列），位線BL〈n+2> (第一行第二列時即BL〈2>)連接其漏極，位線BL〈n+l> (第一 行第一列時即BL〈1>)連接其源極，對偶數行奇數列存儲單元對（如第二行第一列），位線 BL〈n> (第二行第一列時即BL〈0>)連接其源極，位線BL〈n+l> (第二行第一列時即BL〈1>)連 接其漏極，對偶數行偶數列存儲單元對（如第二行第二列），位線BL〈n+2> (第二行第二列 時即BL〈2>)連接其源極，位線BL〈n+l> (第二行第二列時即BL〈1>)連接其漏極；在行方向 上，每一行的存儲單元對的第一控制柵極、第二控制柵極、字線控制柵極分別連接在一起； 在列方向上，奇數列和偶數列分組排列，即第一列和第二列為第1組，第三列和第四列為第 2組，第五列和第六列為第3組，……，第m(m為奇數）行第k組之第2k-l列的漏極接位線 BL〈2k-2>，第m行第k組之第2k列的漏極接位線BL〈2k>，第m行第k組之第2k-l列和第2k 列的源極均接位線BL〈2k-l>，而第m+1行第k組之第2k-l列的源極接位線BL〈2k-2>，第m+1 行第k組之第2k列的源極接位線BL〈2k>，第m+1行第k組之第2k-l列和第2k列的漏極均 接位線BL〈2k-l>，這樣第k組看起來是關于Y軸（BL〈2k-l>)對稱排列，每兩列排列相同，這 樣從整個陣列看，第k組的偶數列位線BL〈2k>和第k+1組的奇數列位線BL〈2 (k+1)-2〉即 BL〈2k>是同一根位線，亦即每一列都和鄰近列是相關聯(lián)的。
[0005] 傳統(tǒng)閃存的讀、寫（編程）、擦除電壓列表如表1。對選定單元Cell a，讀取時，位 線BL0和BL1均為0. 8V，則第一列存儲單元沒有電流進出，字線WL為4. 5V，第二控制柵極 CG1為4. 5V，這使得Cell b完全導通，其所存儲的信息對電流沒有影響，第一控制柵極CG0 為0V，位線BL2電壓為0. 8V，這使得在Cell a內形成一個從BL1到BL2的電流，且該電流 大小與Cell a浮柵存儲信息相關，若浮柵上有電子則經讀出放大器后被識別為邏輯"0"， 否則被識別為邏輯"1";編程（寫）時，位線BL0和BL1均為Vdp，則第一列存儲單元沒有電 流進出，字線WL為1. 6V，第二控制柵極CG1為4. 5V，這使得Cell b處于導通狀態(tài)，其所存 儲的信息對電流沒有影響且第一控制柵極與字線間電壓差不足以改變Cell b浮柵上的信 息（電子多少），第一控制柵極CG0為8V，位線BL2電壓為5V，這使得在Cell a內形成一個 從BL2到BL1的電流，第一控制柵極CG0與字線WL間高壓將在Cell a浮柵上注入電子，即 在Cell a里寫入了信息，一般只有寫入邏輯"0"才會注入電子，寫入邏輯" 1"不做任何操 作；擦除時，字線WL加8V高壓，第一控制柵極和第二控制柵極均加-7V高壓，字線WL和控 制柵極間的高壓形成強磁場將浮柵上的電子均拉走從而實現擦除操作，擦除后一般浮柵上 沒有電子，等效為邏輯"1"。
[0006] 表1傳統(tǒng)閃存存儲單元讀寫擦除電壓
[0007]
[0008] 傳統(tǒng)閃存存儲單元排列緊湊，便于設計出大容量的存儲器，但需要虛擬地結構；而 這種虛擬地結構的閃存的每一列都和至少兩列相關，甚至其他列的漏電也對讀出電流有 影響，譯碼需要考慮的因素更多，譯碼電路因此比較復雜，不適合不需要大容量存儲體的 Native卡的開發(fā)。

【發(fā)明內容】

[0009] 為克服上述現有技術存在的不足，本發(fā)明之一目的在于提供一種存儲器陣列，其 列方向每一組存儲單元和其他組存儲單元沒有關聯(lián)，讀出時只要處理本組存儲單元的電流 即可，譯碼簡單，適合Native卡的開發(fā)。
[0010] 為達上述及其它目的，本發(fā)明提出一種存儲器陣列，該存儲器陣列包括多個基 本單元陣、字線組及位線組，每個基本單元陣包括2X2個存儲單元對，字線組包括字線 WL〈m>、第一控制柵線CGO〈m>、第二控制柵線CGl〈m>，位線組包括位線BL〈3k>、BL〈3k+l>和 BL〈3k+2>，該多個基本單元陣在列行方向依次由該位線組和字線組級聯(lián)，其形成的縱向各 列單元陣和其他列單元陣沒有關聯(lián)。
[0011] 進一步地，對每一個基本單元陣的各存儲單元對，該第一控制柵線CG0〈m>連接其 第一控制柵極，該第二控制柵線CGl〈m>連接其第二控制柵極，該字線WL〈m>連接字線控制 柵極。
[0012] 進一步地，定義各存儲單元對的源漏極的上端為漏極，定義各存儲單元對的源漏 極之下端為源極，對該存儲器陣列的奇數行奇數列存儲單元對，位線BL〈n>連接其漏極， 位線BL〈n+l>連接其源極，對奇數行偶數列存儲單元對，位線BL〈n+2>連接其漏極，位線 BL〈n+l>連接其源極，對偶數行奇數列存儲單元對，位線BL〈n>連接其源極，位線BL〈n+l>連 接其漏極，對偶數行偶數列存儲單元對，位線BL〈n+2>連接其源極，位線BL〈n+l>連接其漏 極。
[0013] 進一步地，在該存儲器陣列的行方向上，每一行的存儲單元對的第一控制柵極、第 二控制柵極、字線控制柵極分別連接在一起。
[0014] 進一步地，在該存儲器陣列的列方向上，奇數列和偶數列分組排列，兩列一組， 第m行第k組的奇數列存儲單元對的漏極均連接至位線BL〈3k>，第m行第k組的偶數列 存儲單元對的漏極連接至位線BL〈3k+2>，第m行第k組的存儲單元對的源極連接至位線 BL〈3k+l>，第m+Ι行第k組的奇數列存儲單元對的源極均連接至位線BL〈3k>，第m+Ι行第k 組的偶數列存儲單元對的源極連接至位線BL〈3k+2>，第m+1行第k組的存儲單元對的漏極 連接至位線BL〈3k+l>，如此重復，每一組和其他組在列上沒有關聯(lián)，其中，m為奇數。
[0015] 進一步地，列方向的位線為第二層金屬層走線，行方向的字線、第一控制柵線、第 二控制柵線為第一層金屬層走線。
[0016] 與現有技術相比，本發(fā)明一種存儲器陣列通過多個基本單元陣在列行方向依次由 位線組和字線組級聯(lián)而各列的基本單元陣和其他列沒有關聯(lián)，本發(fā)明之存儲器陣列無需虛 擬地結構，列方向每一組存儲單元對和其他組沒有關聯(lián)，讀出時只要處理本組存儲單元的 電流即可，譯碼簡單，適合Native卡的開發(fā)。
【附圖說明】
[0